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字扩展 字扩展 字扩展法：存储器芯片的位数符合存储器系统的要求，而容量不足时，就需要用几片存储器芯片组成合起来的存储空间即地址空间进行扩展，称为字扩展。 方法：将各芯片的地址线，数据线、读/写线分别并联在一起，片选信号单独连接，用来区分各片地址，用高位地址经过译码而产生的输出信号作为各个芯片的片选信号，用低位地址作为各芯片的片内地址。 SRAM芯片2114 存储容量为1024×4 18个引脚： 10 根地址线 A9～A0 4 根数据线 I/O4～I/O1 片选 -CS 读写 -WE 设计要点： 先将每个芯片的10位地址线按引脚名称一一并联，然后按次序逐根接至系统地址总线的低10位。 将每个芯片的4位数据线依次接至系统数据总路线的D0~D3。 两个芯片的WE端并在一起后接至系统控制总线的存储器读信号。 它们的CS引脚分别接至地址译码器的输出端，地址译码器的输入则由系统地址总线的高位部分承担。 当存储器工作时，根据高位地址的不同，系统通过译码器分别选中不同的芯片，低位地址码则同时到达每一个芯片，选中它们的相应单元。在读信号的作用下，选中芯片的数据被读出，送上系统数据总线，产生一个字节的输出。 存储芯片与CPU连接 1.存储器地址译码方法 地址译码是存储器系统设计的核心，目的是保证CPU能对所有存储单元实现正确寻址。 片选控制译码:对高位地址译码后产生存储芯片的片选信号. 片内地址译码:对低位地址译码实现片内存储单元的寻址. 地址译码接口电路的功能: 主要完成片选控制译码和低位地址总线的地址连接. 半导体存储器与CPU连接 1.CPU总线的带负荷能力 2.CPU时序与存储器存取速度之间的配合 CPU读:CPU发出地址和读指后,存储器必须在限定时间给出有效数据. CPU写:CPU发出地址和写命令,并把数据放在总线上后存储器必须在有限时间内存入指定单元. 3.存储器组织、地址分配 一般采取“字节编址结构”法 * * 例： 用SRAM芯片2114由1K*4B扩充为8K*4B的存储器系统 分析： 每个2114芯片的字长为4位，满足存储器系统的字长要求，但由于每个芯片只能提供情报KB个存储单元，故需用8片这样的芯片以满足存储器系统的容量要求。 1 2 3 4 5 6 7 8 9 18 1716 15 14 13 12 11 10 Vcc A7 A8 A9 I/O1 I/O2 I/O3 I/O4 -WE A6 A5 A4 A3 A0 A1 A2 -CS GND 功能 SRAM芯片举例 地址扩充（字扩充） 片选端 D7～D0 A9～A0 （2） A9～A0 D7～D0 -CE （1） A9～A0 D7～D0 -CE 译码器 0000000001 0000000000 低位地址线 高位地址线 A19～A10 地址总线 A9~A0 I/O1~I/O4 CS #8 A9~A0 I/O1~I/O4 CS #3 A9~A0 I/O1~I/O4 CS #2 A9~A0 I/O1~I/O4 CS #1 数据总线 2-4 译码器 Y0 Y1 Y2 Y3 CPU A11 A10 A9~A0 D3~D0 WE A9~A0 I/O1~I/O4 CS #4 A9~A0 I/O1~I/O4 CS #7 A9~A0 I/O1~I/O4 CS #6 A9~A0 I/O1~I/O4 CS #5 Y4 Y5 Y6 Y7 WE WE WE WE WE WE WE WE 存储器与控制总线的连接 片选、读、写 ROM：只有读操作而无写操作，片选和存储器读可用同一引脚CS 进行控制。 RAM：既有读操作也有写操作。 当用一条WE线来控制读写： 当用OE和WE分别控制读写： CS=0，WE=1——存储器读 CS=0，WE=0——存储器写 CS=0，OE=0——存储器读 CS=0，WE=0——存储器写 片选控制的译码方法 线选法 全译码法 部分译码法 混合译码法 (1)线译码法:以高地址线直接作为存储芯片的片选信号,每一根地址线选通一块芯片. A0~A9 (1) 1KB CS (2) 1KB CS (3) 1KB CS A10 A11 A12 1 1 1 线选法特点: 1.连线简单,片选控制无需专门的译码电路. 2.当存在空闲地址时,将导致地址重叠. 3.整个存储器地址分布不连续,因而可寻址范围变小. 4.编程不方便.