清华大学数字逻辑课件-第3章2.pptVIP

§1. 触发器－逻辑电路的记忆元件 §1.1 触发器工作原理(R-S基本触发器) §1.2 电位触发器（锁存器，Latch） §1.3 边沿触发器（D触发器） §1.4 主从触发器（J-K触发器） (D触发器是重点. 时序逻辑一章开始综合性强了，考试也是重点。进度放慢, 可逆五进制计数器实验延到第10周) 有问题的同学，此时跟进，尚来得及！如果继续放弃，只有来年重修了。 触发器－逻辑电路的记忆元件 能存储1位二进制数是基本要求。 为了好用，便于控制，才有了电位触发、边沿触发、主从触发三种触发方式。 抓住了触发方式，就抓住了问题的本质！ 不同触发方式，都反应在波形图上！ 要看懂波形图，理解波形图！ R-S基本触发器时序图 时序图(Timing Diagram) (没考虑延迟） 电位触发器时序图 时序图(Timing Diagram) 正边沿D触发型时序图 正边沿D触发型与电位触发器比较 边沿触发型触发器工作原理 正沿D触发器内部结构： D触发器功能表 D触发器的开关参数 1. 描述输入数据D和时钟脉冲CP之间关系的参数 数据建立时间tsu(set up) ： tsu =tpd1+ tpd2 （2级门延迟） 数据D要在CP脉冲前沿之前到达；即在CP到来之前，数据应该等在门3门4的输入。否则CP前沿接收的数据就不是想要保存的数据。 数据保持时间th(hold) th =tpd3 （1级门延迟） CP到来以后D不能立即就撤，要维持一定时间，必须等待从触发器稳定地“记忆”了数据D，并经维持-阻塞电路阻止D端的变化进入触发器内部。 因此，D必须要保持一定的宽度！ 数据建立时间与保持时间 D的变化应该提前CP前沿 ，撤除应该在CP正跳变之后。 数据建立时间与保持时间的内部结构 数据建立时间：数据D需要经两级门延迟，形成互补数据等候在门3、门4输入端，CP正跳变到来时才能改变状态。 数据保持时间：CP正跳变之后，数据会经门3门4输出改变主触发器的状态。此时门3门4的输出经维持阻塞通路反馈到门1门2输入，即使D再变化也不会影响输出。因此是1级门延迟（指门3或门4）。 2. 描述传输延迟的参数(Propagation) tpd CP脉冲前沿到触发器翻转的时间 传输延迟时间tpd的内部结构 3. 描述CP脉冲宽度的参数 twCP- = tsu 负脉冲准备数据 twCP+= tpdCP Q,Q 正脉冲触发器稳定翻转 Tmin = twCP- + twCP＋ fmax = 1/Tmin 例题：由触发器开关参数设计时钟脉冲 例题：由触发器开关参数设计时钟脉冲(续) 例题：分析从D输入?Q翻转有没有延迟 多个触发器及门组成的电路开关特性 估算系统的最高时钟频率： §1.4 主-从触发器 直接置位-复位的R-S触发器 -- 电位触发器 -- 边沿触发的D触发器, 已经找到了最好用的,为什么还要主从触发器? 主-从触发器的最主要特点:用于设计计数器时,附加电路少,简单! 什么是主-从触发器?主触发器和从触发器是两个独立的触发器. 两种主-从触发器:R-S主从触发器和J-K主从触发器. 主从R-S触发器(Master Slave FF) 主从R-S触发器(Master Slave FF) 单端输入，可消除不允许状态。变为主从结构的负边沿触发 主从J-K触发器 主从J-K触发器 J-K触发器时序图 主从J-K触发器的动作特点 两步动作:CP=1,主触发器接收输入,从触发器状态不变;CP下降沿到来时,从触发器接收主触发器状态.Q和Q的变化发生在CP下降沿.因此触发器功能表是按照CP下降沿时J-K的取值来确定的. 由于主触发器是一个电位触发器,所以在CP=1期间的输入变化都会影响主触发器状态. 问题：在CP=1期间，J、K不允许变化!如果J、K在CP＝1期间变化的话，触发器的状态就不满足功能表。 JK触发器抗干扰能力差。 J-K触发器的时钟设计 触发器的功能特点决定了时钟配合方式 CP+脉冲的不能太长! J-K触发器增加直接置位-复位 J-K触发器应用：计数器 J-K触发器应用：计数器 J-K触发器的开关参数 1. 数据建立时间tsu(set up) 主触发器在正脉冲时间接收数据，要稳定。 tsu =tpd2+ tpd3 + tpd4 － tpd9 （2级门延迟） 数据保持时间th(hold) t