清华大学数字逻辑课件-第3章3.pptVIP

课堂调查情况总结 出勤率好，满意率高 反映的问题： 个别同学课后复习时间太少 基本要求没有掌握 改进措施 突出重点，放慢进度，结合例题，讲透基础 提前上载课件，以便课前预习 加强师生交流，及时改进教学 参考书： 数字电子技术基础（阎石） 数字逻辑与数字系统（白中英） Introduction to Logic Design (逻辑设计基础，清华大学出版社2002年影印教材，￥50) Digital Logic Circuit Analysis and Design(数字逻辑电路分析与设计，清华大学出版社1999年影印教材，￥69) 例：2位二进制数的乘法真值表 J-K触发器应用：计数器 J-K触发器应用：3位二进制计数器 分析下列J-K触发器电路的功能并画出波形 J-K触发器的开关参数 1. 数据建立时间tsu(set up) 主触发器在正脉冲时间接收数据，要稳定。 tsu =tpd2+ tpd3 + tpd4 － tpd9 （2级门延迟） 数据保持时间th(hold) th =0 因为当cp＝0，封锁门1门2，JK的变化不会影响触发器状态。 主从J-K触发器 J-K触发器的开关参数 J-K触发器的开关参数 3. 描述CP脉冲宽度的参数 twCP＋ = tsu 正脉冲准备数据 twCP－= tpdCP－Q,Q 负脉冲触发器稳定翻转 Tmin = twCP- + twCP- fmax = 1/Tmin §1.5 T触发器(Toggle) T触发器(Toggle) 触发器小结： 触发方式是关键：边沿、脉冲、电位三种 触发方式不同，触发器功能完全不同 四类功能的触发器(D,JK,RS,T)，功能区别很大，D最好用，JK功能最多。 用的最多是D触发器，JK多用作计数器 3种、4类的特点要清楚 触发器的时钟关系配合很重要，要求重点掌握D触发器的开关特性 §1.6 触发器的时钟偏移 同一个时钟脉冲，经过不同的传输路径会产生延迟，使得作用到触发器的时钟有偏移。造成电路系统的错误。例如下图，移位寄存器中的时钟偏移大于CP到Q的延迟，移位可能会出错。本来Q2应该接收Q1的状态，但是由于CP2慢了， Q2接收是Q1变化以后的状态，即Q0的状态。 如何避免时钟偏移造成的影响 §2.同步时序电路的分析 时序电路(sequential circuit)：电路某一时刻的稳定输出不仅取决于当前输入(present input )，还取决于过去输入(past input)。触发器作为记忆元件保存了过去的输入。 现态与次态：过去的输入用触发器的内部状态来表示，称为现态(present state);当前输入之后转变后的状态称谓次态(next state)。时序电路在外部激励下改变状态，因此，时序电路就是有限状态自动机。 在描述触发器功能时，我们用了Q0表示现态，Q表示次态。 下面我们会用更一般的描述，Qn表示现态，Qn＋1表示次态 同步时序与异步时序 同步(synchronous)时序电路: 系统中使用统一的时钟(clock)，指挥各部件操作 只有约定时钟到来，触发器才能改变状态 一个脉冲只能改变一次状态 异步(asynchronous)时序电路: 系统中没有统一的时钟(unclocked, free running ) 电路状态的改变是由输入信号引起的 时序电路的结构框图 同步时序电路的结构框图 同步时序电路结构：同步计数器 异步时序电路举例：异步计数器 异步减1计数器 §2.2 同步时序电路的分析工具：状态表、状态图、状态方程与激励表 功能表：描述电路输入输出关系 时序电路涉及触发器及电路的状态变化,必须引入状态表(State Table)、状态图(State Diagram)等分析工具 现态Qn ：时钟到来之前电路的状态 次态Qn+1 ：时钟到来之后电路的状态 状态表与状态图：反映输入与状态转换的关系 状态方程：状态转换的表达式 激励表：从现态转变到次态，对输入数据的要求 D触发器的状态表、激励表、状态图与状态方程 J-K触发器状态表、激励表、状态图与状态方程 功能表 J-K触发器状态表、激励表、状态图与状态方程 功能表 T触发器的状态表、激励表、状态图与状态方程 §2.3 同步时序电路的分析举例 根据电路图列出电路输出函数，触发器激励函数(控制函数) 根据电路输入和触发器激励函数求状态表 画状态图，时序图 分析电路外特性和功能 例题1