第四章 VHDL基础a2.pptVIP

端口模式有以下四种类型：（方框代表一个设计实体） 4.3.1 顺序语句 1. 顺序赋值语句 2. IF语句 4.3.2 并行语句 并行语句结构是最具VHDL特色的。它执行的顺序是按触发事件发生的先后顺序所决定，而不受语句的书写的先后顺序影响。由于硬件描述语言所描述的实际系统，其许多操作是并行的，描述的元件都是并行工作，所以，并行语句就是用于表示这种行为的，在执行过程中，并行语句之间可以有信息往来，也可以是相互独立、互不相关的。 在VHDL中，并行语句具有多种语句格式，各种并行语句在结构体中的执行是同步进行的，或者说是并行运行的，其执行方式与书写的顺序无关。 这三种信号赋值语句的共同点是：赋值目标必须都是信号，所有赋值语句与其他并行语句一样，在结构体内的执行是同时发生的，与它们的书写顺序和是否在块语句中没有关系。 2. 进程语句 本章作业： 4-1 4-11 if(j=‘0’ and k=‘1’) then q_s=‘0’； qb_s=‘1’； elsif (j=‘1’ and k=‘0’) then q_s=‘1’； qb_s=‘0’； elsif (j=‘1’ and k=‘1’) then q_s=not q_s； qb_s=not qb_s； end if； end if ； q=q_s； qb=qb_s； end process； end architecture art； 2. 同步复位的D触发器 library ieee； use ieee.std_logic_1164.all； entity syndcfq is port(d， clk，reset：in std_logic； q：out std_logic)； end entity syndcfq； architecture art of syndcfq is begin process(clk) is begin if(clkevent and clk=‘1’) then if(reset=‘0’) then q=‘0’; --时钟边沿到来且有复位信号，触发器被复位 else q=d； end if； end if； end process； end architecture art； 3. 异步复位/置位的D触发器 library ieee； use ieee.std_logic_1164.all； entity asyndcfq is port(clk，d，preset，clr：in std_logic； q：out std_logic)； end entity asyndcfq； architecture art of asyndcfq is begin process(clk，preset，clr) is begin if(preset=1) then --置位信号为1，则触发器被置位 q=1； elsif(clr=1) then --复位信号为1，则触发器被复位 q=0； elsif(clkevent and clk=‘1’) then q=d； end if； end process； end architecture art； 【例】 ENTITY mul IS PORT (a, b, c, selx, sely : IN BIT; data_out : OUT BIT ); END mul; ARCHITECTURE ex OF mul IS SIGNAL temp : BIT; BEGIN p_a : PROCESS (a, b, selx) BEGIN IF (selx = 0) THEN temp = a; ELSE temp = b; END IF; END PROCESS p_a; p_b: PROCESS(temp, c, sely) BEGIN IF (sely=0) THEN data_out = temp; ELSE data_out = c; END IF; END PROCESS p_b; END ex; 3. 元件例化语句