一般计数器的VHDL设计.docVIP

实验三 计数器的设计 (1) 实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。(2) 实验内容1：含异步清0和同步时钟使能的加法计数器在QuartusⅡ上进行编辑、编译、综合、适配、仿真给出其所有信号的时序仿真波形。引脚锁定以及硬件下载测试。(3) 实验内容：含异步清0和同步时钟使能的加计数器在QuartusⅡ上进行编辑、编译、综合、适配、仿真给出其所有信号的时序仿真波形。library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is port(clk,rst,en:in std_logic; cq:out std_logic_vector(3 downto 0); cout:out std_logic); end entity cnt10; architecture behav of cnt10 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0); begin if rst=1 then cqi:=(others=0); elsif clkevent and clk=1 then if en=1 then if cqi9 then cqi :=cqi+1; else cqi:=(others=0); end if; end if; end if; if cqi=9 then cout = 1; else cout=0; end if; cq=cqi; end process; end behav; 程序2： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10jj IS PORT (CLK,RST,EN,MDE: IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10jj; ARCHITECTURE behav OF CNT10jj IS BEGIN PROCESS(CLK,RST,EN,MDE) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS = 0); ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF MDE = 1 THEN IF CQI 9 THEN CQI := CQI + 1; ELSE CQI := (OTHERS = 0); END IF; ELSIF CQI 0 THEN CQI := CQI - 1; ELSE CQI := ?001?R; END IF; END IF; END IF; IF MDE=1 THEN IF CQI = 9 THEN COUT = 1; ELSE COUT = 0;END IF; ELSIF CQI = 0 THEN COUT = 1; ELSE COUT = 0;END IF; CQ = CQI; END PROCESS; END behav; 实验过程 打开软件，点击新建建立一个VHDL FILE,将编写好的程序拷进去点击保存根据提示新建一个以实体名为名的工程并选择芯片，程序名也与实体名一致。编译前设置完成后点击START COMPILATION对程序进行编译检错，然后点击新建建立一个VECTOR WAVEFORM FILE,在EDIT下拉菜单里点END TIME设定仿真结束时间，在VIEW\UTILITY WINDOWS下拉菜单里点击NODE FINDER弹出窗口里点击LIST列出所有端口。分别将端口移到WAVEFORM1.vwf窗口左边name下，然后分别编辑各输入端口的输入信号。然后以实体名保存，点击start simulation进行仿真检错。然后进行引脚锁定和下载：首先根据实验指导书的附录里的引脚图确定引脚，然后选择ASSIGNMENTS\PINS命令，在ASSIGNMENT EDIT窗口中双击To栏的《new》选择电路设计图中的端口，双击location栏的《new》选择外设引脚,储存引脚锁定信息并再编译一次。选择Toos\Programmer命令，在Mode下拉列表中选择编程模式，并选中下