Verilog连续输入数据处理.docVIP

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2015-09-26 发布于重庆
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Verilog连续输入数据处理.doc

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Verilog连续输入数据处理

连续输入数据处理一，题目对题目的说明： 1，当Start信号变为低的时候，表示输入数据无效，系统回到初始状态。 2，当Rst信号变为低的时候，系统复位。 3，数据输入的过程中，系统可以在任意时刻复位。 4，输入数据人为地不超过20个。二，设计思想概述考虑到这是一个时序题目，这就涉及到结果的输出延时问题。是在数据输入结束后立刻流出结果，还是允许延时若干时钟周期后再流出结果，要根据具体的性能要求来决定。在我们小组的设计中，采取尽快流出结果的设计方式。即当输入8位全零的数据时，在时钟下一拍就可以得到计算结果。借鉴计算机体系结构中的流水的思想，可以考虑数据一边输入一边送入相关的功能部件进行计算，主要是加法器和乘法器。应该尽可能选择低位数的加法器和乘法器以减少设计成本。本实验共涉及到3个加法器和2个乘法器。加法器分别是11位，14位和18位。乘法器分别是8位和18位。三，各站的描述基本的数据流程如下，触发器由一个时钟clk统一控制。数据选择器在此没有画出。四，FSM图示描述全部程序共包括9个状态，根据输入数据是否为全零来判断选择状态的转化。初始状态设置为State0。StateY, StateY3, StateY4分别是运算状态。五，程序描述部分 1，主程序代码主要部分（1）以下是FSM控制流程 always@(present_state or Serial_in) begin case(present_state) State0: begin Sel=3b000; if(!Serial_in) Next_state=State0; else Next_state=State1; end State1: begin if(!Serial_in) Next_state=StateY; else Next_state=State2; end State2: begin if(!Serial_in) Next_state=StateY; else Next_state=State3; end State3: begin if(!Serial_in) Next_state=StateY3; else Next_state=State4; end State4: begin if(!Serial_in) Next_state=StateY4; else Next_state=State5; end State5: begin if(!Serial_in) Ne