基于多IP核复用SoC芯片的可靠性研究.pdfVIP

基于多IP核复用SoC芯片的可靠性研究 Researchof Reliability Multi——IP——ReusedSoC 于治楼‘ 施慧彬+ 计华一 YUZhi—lou SHIHui—binJlHua AbstractThecharacteristicsand of flowmulti—IP SoCareintroducedinthis design duplicated paper．We havea researchin ofmulti—IP SoCfromthe four deep reliability duplicated flowingaspects：on—chipMCU， communicationbetweenIP cores，on—chipMemory，BIST． Keywords TMRBIST Intellectual—PropertySystem—On—ChipReliability 从以下三个方面对多IP复用SoC进行了可靠性研究：处理 l 引言 器的可靠性、多IP核间通信的可靠性、IP核工作异常状态检测。 随着半导体工艺技术的发展，愈来愈复杂的IP核可集成到 2．1 片上处理器的可靠性 单颗芯片上，SoC(片上系统)技术正是在集成电路(Ic)向集成系 统(Is)转变的大方向下产生的。采用SoC技术，可将微处理器、 容错、寄存器文件错误保护、触发器的错误保护等方面进行了研 模拟IP核、数字IP核和存储器等集成在单一SoC芯片上，因而具 究来提高处理器的可靠性，并分析对整个SoC芯片可靠性的影 有很多优势：采用IP核复用技术可大幅度缩短芯片的研发周期 响。 和费用；采用IP核复用技术能极大改善功耗开销，降低风冷要 2．1．1Cache容错 求，并可大幅度减少印制板上部件数和管脚数；由于以前板级连 在电路中加一个Cache 线全部集成到芯片中，从而带来整机的可靠性的大幅度提高；可 以缩短整机的研发时间和研发费用等。 位作为奇校验，1位作为偶校验，在读Cache的同时进行校验。如 由于各类IP核质量参差不齐，到目前为止，lP核的接口标准果校验出错，则强迫Cache不命中，并从外部存储去获取数据。 和质量标准还未完全统一，IP核质量评估手段还需完善，SoC芯CACHE的控制结构如图1所示。 片集成的IP核越多，其可靠性降低的风险就越大，因而非常必要 研究多IP核复用SoC的可靠性，多IP核复用SoC的可靠性受处 理器、外围模块IP核、多IP核间通信的可靠性的影响。 2 s0C芯片可靠性研究 可靠性技术的实现都是以容错为基础，容错技术主要是依靠 资源的冗余和系统重构资源的组织来完成。冗余主要包括硬件 冗余、软件冗余、时间冗余、信息冗余等。硬件冗余是在常规的硬 件功能设计之外再另加一些备用的附加的硬件，当常规硬件发生 错误时备用硬件起作用，使系统仍然能够正常工作；软件冗余是 系统总线 增加一