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数字逻辑期末考试题-LECT30-VHDL for Sequential Circuits
ECE380 Digital Logic
VHDL for Sequential Circuits
Electrical Computer Engineering Dr. D. J. Jackson Lecture 30-1
Using a D flip-flop package
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
LIBRARY altera ;
USE altera.maxplus2 .all ;
ENTITY flipflop IS
PORT ( D, Clock : IN STD_LOGIC ;
Resetn, Presetn: IN STD_LOGIC ;
Q : OUT STD_LOGIC ) ;
END flipflop ;
Active low signals
ARCHITECTURE Structure OF flipflop IS
BEGIN
dff_inst: dff PORT MAP ( D,Clock,Resetn,Presetn,Q);
END Structure ;
Electrical Computer Engineering Dr. D. J. Jackson Lecture 30-2
1
Code for a gated D latch
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
ENTITY latch IS
PORT ( D, Clk : IN STD_LOGIC ;
Q : OUT STD_LOGIC) ;
END latch ;
ARCHITECTURE Behavior OF latch IS
BEGIN
PROCESS ( D, Clk )
BEGIN
IF Clk = 1 THEN
Q = D ;
END IF ;
END PROCESS ;
USES IMPLIED MEMORY
END Behavior ;
Electrical Computer Engineering Dr. D. J. Jackson Lecture 30-3
Code for a D flip-flop
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
ENTITY flipflop IS
PORT ( D, Clock : IN STD_LOGIC ;
Q : OUT STD_LOGIC) ;
END flipflop ;
ARCHITECTURE Behavior OF flipflop IS
BEGIN
PROCESS ( Clock )
BEGIN
IF ClockEVENT AND Clock = 1 THEN
Q = D ;
END IF ;
END PROCESS ;
POSITIVE EDGE TRIGGERED
END Behavior ;
Electrical Computer Engineering Dr. D. J. Jackso
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