电子科大课件VHDL-17.pptVIP

case st is --根据现态决定下一状态 when s0 = st=s1; when s1 = if input=1 then st=s0; end if; end case; end if; end process; output=1 when st=s1 else0; --根据状态决定输出 end beh; Moore机设计：例1 例2 Moore状态机的设计 该状态机有5个状态，转换图如下所示：其中输入控制ID为4位二进制数，在图中表达为16进制数； Moore机设计：例2 library ieee; use ieee.std_logic_1164.all; entity moore2 is port(clk,rst: in std_logic; id: in std_logic_vector(3 downto 0); y: out std_logic_vector(1 downto 0)); end moore2; Moore机设计：例2 architecture beh of moore2 is signal st: std_logic_vector(2 downto 0);--状态表达 --各状态命名并根据输出的特点进行赋值 constant s0:std_logic_vector(2 downto 0):=000; constant s1:std_logic_vector(2 downto 0):=010; constant s2:std_logic_vector(2 downto 0):=011; constant s3:std_logic_vector(2 downto 0):=110; constant s4:std_logic_vector(2 downto 0):=111; begin Moore机设计：例2 process(clk,rst) --状态转移关系 begin if rst=1 then st=s0; --异步复位 elsif clkevent and clk=1 then --时钟边沿判断 case st is when s0= if id=x3 then st=s1; else st=s0; end if; when s1= st=s2; when s2= if id=x7 then st=s3; end if; Moore机设计：例2 when s3= if id=x7 then st=s0; elsif id=x9 then st=s4; end if; when s4= if id=xb then st=s0; end if; when others=st=s0; end case; end if; end process; y=st(1 downto 0); --输出方程 end beh; Moore机设计：例2 例3 简单状态机设计( 教材7.4 /9.2.1) 初始态：z=0 连续2个触发沿A=1，则z=1; 若z=1且b=1, 则z保持1。 Moore机设计：例3 例3 简单状态机设计( 教材7.4 /9.2.1) Moore机设计：例3 architecture beh of smexamp is type sreg_type is (init,a0,a1,ok0,ok1); signal sreg:sreg_type; begin process(clk) begin if clkevent and clk=1 then case sreg is when init = if a=0 then sreg=a0; elsif a=1 then sreg=a1; end if; Moore机设计：例3 when a0 = if a=0 then sreg=ok0; elsif a=1 then sreg=a1; end if; when a1 = if a=0 then sreg=a0;