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计算机组成原理课程设计 课程设计流程 一、计算机硬件电路设计 二、软件设计 三、调试 四、验收 五、写课程设计报告 一、计算机硬件电路设计（1） FD-CES基本部件 运算器模块 寄存器堆模块 指令部件模块 内存模块 总线模块 微程序控制模块 启停和时序模块 控制台控制模块 一、计算机硬件电路设计（2） PLD实验板 PLD实验板的中间是一块Lattice公司的ispLSI2096APLD。 PLD实验板的右上方有一片2K╳8bit的E2PROM电路ATMEL24C16，它具有加电后在线随机读写、掉电后信息保存等优点，可作为实验计算机的外存，用于保存内存中的程序代码和控存中的微程序代码。 PLD实验板的左下方有一个用于连接PC机并行口的8芯针插，通过它可将PC机编译生成的扩展名为JED的文件下载到ispLSI2096A。 PLD实验板上方有两个40芯针插和一个50芯针插（简称为上左、上中、上右），这三个插头的信号分布分别对应主板下方的三个插座。 一、计算机硬件电路设计（3） PLD实验板下方有一个20芯针插和一个50芯针插（简称为下左、下右），这两个插头的信号分布分别对应主板下方的两个插座。 上左、上中、上右、下左、下右这五个插头所含信号见图1-28。用PLD实验板进行课程设计时，必须将上左、上中、上右、下左三个插头分别与主板相应插座连接好，并且将SW/USER开关拨到SW位置，下右不用插，它是作单独的步件实验准备的。 一、计算机硬件电路设计（4） 一、计算机硬件电路设计（5） 图1-29是ispLSI2096A的引脚分布以及它在FD-CES实验仪中的连接使用情况，可以看出它们有些引脚只有一种用途，如第32脚（I/O 11），它和实验仪连接使用为CPU提供内存控制信号WC。有些引脚有多种用途，如第96脚（I/O 59），它和实验仪连接用作显示灯L3的信号线或微指令寄存器的一组输出信号线M22。所以在作课程设计时，必须将PC机编译生成的扩展名为JED的文件下载到ispLSI2096A，这个文件就是对ispLSI2096A各引脚的定义以及本章中各部件的信号定义，并且包含了它们的连接。 一、计算机硬件电路设计（6） 一、计算机硬件电路设计（7） 可编程逻辑器件PLD的使用 可编程逻辑器件设计语言ABEL简介 开发使用PLD系统时，应使用语言或逻辑图来描述该PLD的功能，并通过编译、连接、适配，产生可对芯片进行编程的目标文件（该文件一般采用熔丝图格式，如标准的JED文件），然后下载到芯片中。 常用的可编程逻辑器件设计语言为ABEL-HDL（ABEL硬件描述语言），它是DATA I/O开发的一种可编程逻辑器件设计语言，它支持绝大多数可编程逻辑器件。 其他硬件描述语言有VHDL、Verilog。 一、计算机硬件电路设计（8） ABEL-HDL语言的基本结构 ABEL-HDL语言源文件由一个或多个相互独立的模块组成，每个模块包含了一个完整的逻辑描述。源文件中的所有模块都可以被ABEL-HDL软件同时处理。 ABEL-HDL语言源文件举例如下,文件名为F456.ABL、模块名为M456、标题名为T456。 标头段 MODULE M456 TITLE T456 定义段 IAB10 PIN 45; IAB9 PIN 44; IAB8 PIN 43; IAB7 PIN 42; IAB6 PIN 41; 逻辑描述段 EQUATIONS IAB7=IAB9IAB8; IAB6=IAB9$IAB8; 结束段 END 一、计算机硬件电路设计（9） ISP Synario System简介 ISP Synario System是一个集成环境，可使用ABEL-HDL语言编辑、编译及产生JED文件。这个软件的文件组织方法是：首先建立一个工程文件（扩展名为SYN），然后在工程文件中建立一个或多个逻辑功能描述源文件（扩展名为ABL），在源文件中又包含一个或多个模块。在下面的步骤中，建立了一个工程文件（456.SYN）,其中包含一个逻辑功能描述源文件（F456.ABL），在源文件F456.ABL中包含一个模块（M456）。最后经编译后产生的扩展名为JED文件为456.JED，和工程文件名相同。步骤如下： 在使用该软件之前，① PLD板上的串口线接到微机的串口，一般为COM1。② PLD板上的四个插座和FD-CES实验仪上对应的四个扁平电缆正确连接。③ PLD板上的并口线接到微机的并口 ④ 将FD-CES实验仪上的SW/USER开关拨到SW位置 ⑤ 将FD-CES实验仪上的KAL/KAH、KBL/KBH、KCL/KCH开关分别拨到右、左、左