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基于FPGA设计频率、周期及相位差测量的多功能计数器 指导老师：谭 敏 姓 名：张悦龙 、马 婧 班 级：06电子信息工程（1）班 2. 设计方案 图1 频率、周期、相位差测试仪系统框图 3. 系统模块设计 从图2中可以看到,本系统包括两相信号发生器、频率周期测量模块以及相位测量模块三部分。 3.1 两相信号发生器模块设计 其中，fclk是DDS系统的工作时钟，即图3中的锁存器时钟clk。n为相位累加器的位数,q为相位调制器的位数。 3.1.2 顶层文件设计 图4 两相信号发生器顶层设计 3.1.3 顶层EDA设计 图5中， FWORD为8位频率控制字，PWORD为8位相位控制字。FOUT为第一相正弦信号输出，POUT为第二相正弦信号输出。 3.1.4 频率周期预置软件设计 3.2 频率、周期测量模块设计 图7 等精度频率计结构图 设在一次预置门时间Tpr中对被测信号的计数值为Nx，对标准频率信号的计数值为Ns，则下式成立： 不难得到测得的频率为： 3.2.2频率、周期测量模块EDA设计 在设计测频模块时又增加了测脉宽和占空比的功能，此功能将会在测相位模块中使用到。图9为测频模块电路图，新增的两个引脚为SPUL和EEND。SPUL的作用是测频和测脉宽的选择控制，SPUL为1时测频率，为0时测脉宽和占空比。EEND的作用是在测脉宽时判别计数器是否结束的标志，当EEND为低电平时，表示正在计数，由低电平变到高电平时，表示计数结束，此时可以从标准计数器中读数据了！ 3.3 相位测量模块设计 在测频模块基础上再增加一个数字鉴相器模块就能构成一个相位测试仪，鉴相器接受来自外部的两路被整形后的信号。由鉴相器输出的脉冲信号的占空比与这两路信号的相位差成正比，即 3.3.2相位测量模块EDA设计 * * 合肥学院2010年毕业论文 1. 设计任务 系统设计包括数字式频率周期测试仪、 数字式相位测试仪两部分。 数字式频率周期测试仪 ,通过 FPGA 实现频率周期的精确测量 ,结合单片机进行乘除法运算并显示。频率测试功能：测频范围10Hz～20MHz，测频精度：测频全域相对误差恒小于1Hz。 数字式相位测试仪通过 FPGA 实现对两路处理过的信号的等精度测量 ,结合单片机进行乘除法运算并显示。相位测试功能：测相范围0～360°,测相全域相对误差恒小于 1°。 合肥学院2010年毕业论文 合肥学院2010年毕业论文 图2 系统模块设计框图 合肥学院2010年毕业论文 3.1.1 DDS原理 图3 DDS结构图 合肥学院2010年毕业论文 （3-1） （3-2） ° 合肥学院2010年毕业论文 设计中，选择相位累加器为28位，ROM为8位（即一个周期取样256点），时钟为20MHz经锁相环倍频1.75倍后所得的信号（35MHz）作为两相信号发生器时钟，即fclk =35MHz，n=28。则“基频”为35MHz /228（0.13Hz）。为了使输出波形符合DA转换速度，设置相位累加器的低9位为高电平，高11位为低电平，10～17位为频率控制字输入端。这样，输出频率的计算公式为： 其中，M为频率控制字。 移相设计选择一个8位加法器和一个8位寄存器构成的相位调制器，接在28位相位累加器输出的高八位，每当相位控制字增加1，此相正弦波数据就会提前前相波形 输出360/28 （1.4°），达到两相输出的要求。相位预置公式为： 其中，P为相位控制字。 合肥学院2010年毕业论文 （3-3） （3-4） 图5 两相信号发生器EDA电路设计 合肥学院2010年毕业论文 ＝ ＞ ＝ 图6 预置流程图 合肥学院2010年毕业论文 （3-5） （3-6） （3-7） （3-8） 3.2.1 等精度频率测量原理 合肥学院2010年毕业论文 图8 频率计测控时序 合肥学院2010年毕业论文 (3-9) (3-10) 图9 测频模块电路图 合肥学院2010年毕业论文 图10 等精度频率计测频仿真图 图11 等精度频率计测脉宽仿真图 BCLK：500ns，TCLK：10us BCLK：500ns，TCLK：75us 合肥学院2010年毕业论文 3.2.3 频率、周期测量模块软件设计 图12 频率测量流程图 合肥学院2010年毕业论文 =bin[7]*128+bin[6]*64+bin[5]*32+bin[4]*16+bin[3]*8+bin[2]*4+bin[1]*2+bin[0] (3-11) (3-12) (3-13) (