关于FPGA的数据加解密系统设计.pdf

中文摘要 摘 要 在信息全球化的时代，黑客、计算机病毒、电子窃听欺骗、网络攻击是人们 所面临的重大安全隐患，信息的安全性越来越受到人们的重视。闪存盘(U盘)、 移动硬盘等信息存储产品最容易受到攻击，因此，存储设备要求不只具有存储数 据的功能，还要具有病毒防护，加密的功能。目前，市面上具有加密功能的存储 产品可分为软件加密和硬件加密两种。软件加密制约加密速度，硬件加密运算处 理速度快、安全性高成为研究的热点。本论文采用国际上流行的高级加密标准 计算机与闪存盘、移动硬盘等移动存储设备的安全数据传输。具有数据吞吐量大， 处理速度快，防止暴力破解等特点。 AES是分组加密算法，加密和解密时采用相同的密钥。系统采用硬件描述语 HDL混合编程，辅以原理图输入方式。设计中首先将需要加 言VHDL和Vcfilog 密的明文和密钥通过PS／2键盘输入。由于键盘输入数据的长度和AES算法要求 的数据处理长度不同，因此添加缓存模块对输入数据进行处理。缓存后的数据经 过加解密模块进行加密或解密处理，加密模块主要完成轮变换和密钥扩展两方面， 解密是加密的逆过程。最后输出加密或解密后的数据。各模块均进行了仿真，并 且仿真结果符合设计要求。 论文完成工作