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3D 芯片堆叠技术走向主流应用 2011-4-6 作者：EETimes, CNBeta 来源: 半导体国际 我要评论(0) 核心提示：现在，多家组织已经组建了许多新的，面向主流应用的 3D 芯片堆叠项目组。 尽管最近几年以 TSV 穿透硅通孔为代表的 3D 芯片技术在各媒体上的出镜率极高，但许 多人都怀疑这种技术到底有没有可能付诸实用，而且这项技术的实际发展速度也相对缓慢， 目前很大程度上仍停留在“纸上谈兵”的阶段。不过，许多芯片制造商仍在竭力推进基于 TSV 的3D 芯片技术的发展并为其投入研发资金，这些厂商包括 IBM,Intel，三星，东芝等等， 3D 芯片技术的优势在于可以在不需要改变现有产品制程的基础上增加产品的集成度，从而 提高单位芯片面积内的晶体管数量。 在最近举办的 GSA 存储大会上，芯片制造业的四大联盟组织-IMEC, ITRI, Sematech 以及 SEMI 都展示了他们各自在基于 TSV的 3D 芯片技术方面的最新进展。 SEMI 联盟组织旗下的一个 3D 芯片技术工作组本周召开了第一次联合会议，会上他们草 拟出了一套 TSV 技术用晶圆坯以及制造用设备的标准。SEMI联盟组织旗下共有三个与 3D 芯 片技术有关的工作组，而且他们目前还在组织第四个与之有关的工作组，这个新成立的工作 组将由芯片生产用设备制造行业的老大应用材料公司领衔。 而另外一个工业联盟组织 Sematech 也在积极拓展自己的 3D 芯片研发计划。令人稍感 意外的是，Analog Devices 最近也宣布加入了由 Sematech 组织的“3D 芯片设计启动中心” 组织，目前该组织的成员有 Altera, LSI, 安森美半导体以及高通等几家。 3D 堆叠技术的诱因 另外一些组织和公司也都在积极开发基于 TSV的 3D 芯片技术。究其原因，是因为许多 芯片厂商都担心将来继续缩减制程尺寸时，所花费的成本将难以承受，甚至不久的将来可能 会被迫停止芯片制程缩减方面的研发。 所有这些行动表明，除了向二维方向缩减制程尺寸之外，业界也在积极考虑向三维 TSV 芯片堆叠方向发展的方案。多年以来，芯片制造商一直在谈论基于 TSV 的3D 芯片堆叠技术， 不过除了在 CMOS 图像传感器领域有推出过采用类似技术的产品之外，这项技术还远远没有 进入主流范畴，导致这种现象的原因则是研发成本高，缺乏标准等因素。 2.5D 与 3D 芯片堆叠技术 2.5D 芯片堆叠结构 理论上说，3D 芯片堆叠技术的实现可分两步走，第一阶段是先采用借助硅中间互连层 的 2.5D 技术，这种技术中虽然也有使用 TSV 技术，但如上图所示，功能芯片(chip1/2)中并 没有制出 TSV 结构，而是把 TSV 结构设置在专门的衬底中，功能芯片通过 microbump 与中间 互连层(interposer)连接，再通过一层 TSV 衬底连接到 3D 芯片封装用衬底上；而第二阶段 则会将 TSV结构直接植入功能芯片之中。 而现在，多家组织已经组建了许多新的，面向主流应用的 3D 芯片堆叠项目组。举例而 言，Semtech组织便正在与 IBM 公司进行这方面的合作，这个项目的目标是将模数转换器芯 片与 DSP 芯片利用 TSV 3D 堆叠技术连接在一起，这两种芯片将通过一层中间互联层 （interposer）连接在一起，该互连层的峰值带宽可超过 1.3Tbps. 3DIC 技术在内存领域的应用热点：Wide I/O 另外，以 Hynix，三星等为首的组织则在积极推广可将 TSV 3D 堆叠技术带入主流应用 领域的另外一项计划，即 Wide I/O 内存接口技术，这项技术面向手机，平板电脑等相关产 品。 三星的 Wide I/O 内存芯片内部结构 JEDEC 组织目前还在审核 Wide I/O 内存接口技术标准，这种内存接口的位宽达 512bit， 可以增大内存芯片与逻辑芯片之间的数据传输带宽，其峰值传输率可达 12.8GB/s，带宽要 比常规的