新Galaxy平台对面积和功耗的显著优化.docxVIP

新Galaxy平台对面积和功耗的显著优化 ——基于一款音视频处理芯片的实际应用 周炯，金孝 杭州市兰微电子股份有限公司后端设计技术部 摘要 随着半导体制造工艺的缩小，数字芯片设计收敛面临越来越大的挑战。时序，面积，功耗往往最后的结果和最初的设计期望有很大的出入。本文介绍最新的Galaxy平台在timing，area，power方面给我们音视频处理芯片带来的显著效果。 关键词：Area, Timing, power,clock gating，Galaxy PlatForm 当前，我国IC产业正在以前所未有的高速度发展着，芯片的工作速度越来越快，工艺尺寸越来越小，设计规模越来越大。这样，势必对芯片设计师的要求日益增高。我们既要追求芯片的性能，面积，又要保证芯片设计流程的高效，以此不落后市场的步伐。因此，在提高我们设计师的水平同时，合理的利用EDA设计平台，充分的利用EDA设计工具，将会使我们的设计工作事半功倍。 芯片介绍 该芯片是杭州士兰微电子股份有限公司的一块音视频处理芯片，前一版本工作频率在150M，面积为29.14mm^2。 根据本次项目的设计要求，此款音视频处理芯片的工作频率应不低于150MHz，采用GSMC 0.15μm CMOS工艺，芯片尺寸（包括PAD）不超过5.5mm×5.5mm，功耗不超过1W，后端设计和验证的周期不超过4周。为此，我们选择了Synopsys最新的Galaxy平台。RTL网表综合使用Design Compiler，时序验证使用PrimeTime，功耗分析使用PrimeTime PX，形式验证使用Formality，后端布局布线使用Jupiter+Astro。 音视频处理芯片的门级优化，主要是在逻辑综合阶段进行的，此次我们采用了最新版本的Design Compile-2007-SP3对音视频处理芯片行逻辑综合，以期达到比此款音视频处理芯片老版本具有更好的时序面积和功耗上的优化效果，下面是此款音视频处理芯片的门级优化流程 后端设计流程 Galaxy Design Platform 设计流程 时序面积的优化 我们采用Design Compile-2007-SP3新版本中全新的算法compile_ultra –timing_high_effort_scripts来对本次设计进行时序的优化。compile_ultra是一种对时序路径进行高度深层次计算算法，他保证了更好的时序质量。compile_ultra运用了two-pass compile straegy，其中的算法过程包括了以下部分： - Timing-driven high-level optimization - Macro architecture exploration for arithmetic operations - Selection of the best datapath implementations from DesignWare libraries and Module Compiler components - Wide fanin gate mapping to reduce levels of logic - Aggressive logic duplication for load isolation - Auto-ungrouping of hierarchies along the critical paths - Design-for-test (DFT) flow support (test-ready compile) 对于面积的约束，我们采用大家惯用的设置，set_max_area 0。以期让Design Compiler最大限度的对面积进行优化 对于时序约束文件，我们首先需要和前端进行充分的沟通研究，然后作了以下这些设置： 一、 基本时钟定义create_clock,create_generate_clock 二、 输入输出延迟，input_delay,output_delay 三、 对于一些不相关的路径set_false_path 四、 音视频处理芯片有很多模拟模块，因为他们的时序不容易分析，同时这些模拟模块会影响到数字部分的时序，因此我们在保证建立这些模拟模块之前对它们的时序性能进行充分的验证。在这里综合的时候我们对它们设置了set_disable_timing,从而不对他们进行时序分析 五、 有些路径有同步要求，但是允许有多个clock cycle的裕量，因此我们对这些路径set_multicycle_path 六、 因为Design Compiler默认一个clock domain为一个timing group，在每个group里，当时序最差路径无法优化的时候DC就不再继续优化下去了。因而我们有