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FPGA嵌入式系统设计 3.1 SYSGEN简介 系统设计所面临的挑战 极大的运算量需求 嵌入式系统资源限制 实时性 针对目标处理器进行设计 DSP FPGA 最终产品的成本、性能、尺寸和功耗 功能增加、价格降低、尺寸缩小、功耗减少 测试和验证 传统设计流程 采用新的校验技术或在传统设计工具和流程扩展语言不足以改善开发进程，这些增量的改进不能消除传统流程的问题： 模糊的基于文本的技术要求； 人工的实现 后期的测试， 这些产生扩充的错误和危及交货时间。 Traditional Simulink FPGA Flow The Elements of Model-Based Design System Generator for DSP v8.1 VHDL code generation for Virtex-4?, Virtex-II Pro?, Spartan?-3E, Spartan?-3 and Spartan?-IIE devices Hardware expansion and mapping Synthesizable VHDL with model hierarchy preserved Mixed language support for Verilog Automatic invocation of CORE Generator to u