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Ch4-06 Verilog HDL简介、典型 语法与设计实践（组合逻辑） 1、Verilog 组合逻辑设计典型实例演示 2、Verilog典型语法 3、Verilog典型组合逻辑设计实践 HDL概述 硬件描述语言HDL （Hardware Description Language ）是EDA技术中的重 要组成部分，常用的硬件描述语言有Verilog HDL 、VHDL 、System Verilog、System C、 ABEL HDL和AHDL等，而Verilog HDL和 VHDL是当前最流行的并成为IEEE标准的硬 件描述语言。 HDL 的特点： 1 、HDL 具有强大的功能，覆盖面广，描述能力强。 HDL支持门级电路的描述，也支持寄存器传输级电 路的描述，还支持以行为算法描述为对象的电路的 描述。 2、HDL有良好的可读性。它可以被计算机接受，也容 易被读者理解。用HDL书写的源文件，既是程序又是 文档，既是工程技术人员之间交换信息的文件，又可 作为合同签约者之间的文件。 3 、HDL具有良好的可移植性。作为一种已被IEEE 承认的工业标准，HDL事实上已成为通用的硬件描 述语言，可以在各种不同的设计环境和系统平台中 使用。 4 、使用HDL可以延长设计的生命周期。用HDL描述 的硬件电路与工艺无关，不会因工艺而过时。与工艺 有关的参数可以通过HDL提供的属性加以描述，工 艺改变时，只需要修改相应程序中属性参数即可。 5 、HDL支持对大规模设计的分解和已有设计的再 利用。HDL可以描述复杂的电路系统，支持对大规 模设计的分解，由多人、多项目组来共同承担和完 成。标准化的规则和风格，为设计的再利用提供了 有力的支持。 6 、HDL有利于保护知识产权。用HDL设计的专用 集成电路 （ASIC ），在设计文件下载到集成电路时 可以采用一定保密措施，使其不易被破译和窃取。 Verilog HDL Verilog HDL是目前应用最为广泛的硬件描述语 言，并被IEEE 采纳为IEEE1064-1995 、IEEE1064- 2001 、IEEE1064-2003标准。Verilog HDL可以用来进 行各种层次的逻辑设计，也可以进行数字系统的逻辑 综合、仿真验证和时序分析。Verilog HDL适合算法级 （Algorithm ）、寄存器传输级 （RTL ）、逻辑级 （Logic ）、门级 （Gate ）和开关级 （Transistor ）等 各个层次的电路设计和描述。 Verilog HDL和VHDL都是用于电路设计的硬件描 述语言，并且都已成为IEEE标准。Verilog HDL早在 1983年就已经推出，至今已有20多年的应用历史，因 而Verilog HDL拥有广泛的设计群体，其设计资源比 VHDL丰富。 另外，Verilog HDL是在C语言的基础上演化而来 的，因此只要具有C语言的编程基础，就很容易学会 并掌握这种语言。 一、Verilog典型实例 【例1】4位全加器 module adder4 (cout,sum,ina,inb,cin); output[3 :0] sum ; output cout ; input[3 :0] ina,inb ; input cin ; assign {cout,sum}=ina+inb+cin; endmodule 综合 （Synthesis）结果：RTL级 4位全加器RTL级综合的结果 综合结果：门级 4位全加器门级综合视图 仿真（Simulation）结果 4位全加器的功能仿真结果 二、Verilog HDL 典型语法 Verilog HDL 程序典型结构 Verilog HDL语法初步 Verilog程序的结构 （1）Veril