PCI布线要求.docVIP

元器件面为B面，背面为A面 引脚1面向主机背板方向 注意pci兼容插卡定位，pci3。3v定位 PCI卡的布线比较讲究，这是PCI信号的特点决定的。在常规性的高频数字电路设计中我们总是力求避免阻抗不匹配造成的信号反射、过冲、振铃、非单调性现象，但是PCI信号却恰恰是利用了信号的反射原理来传输物理信号，为使能够合理利用信号反射同时又尽力避免较大的过冲、振铃和非单调性等副作用，PCI-SIG在PCI规范中对PCB物理实现做了一些规定。　　　PCI-SIG推荐PCI卡使用四层PCB板，PCI-SIG规定的PCI连接器的信号分布也正是为便于四层板布线而优化定义的。PCI-SIG对 PCI控制器的引脚分布也做了一个推荐性的示意图，实际上AMCC、PLX、OXFORD等PCI控制器生产商也执行了这个推荐，在这个推荐的pin分布下，使用两层PCB板实际上也是很方便布线的，但是如果PCI卡系统硬件很复杂，需要多个电源分割层面的情况下还是多层PCB更好。　　　PCI卡上任何一个PCI信号仅能连接到一个负载（包括也不能另外连接到一个上拉电阻）。除了CLK，RST，INTA#~INTD#，JTAG这些 pin之外，所有pin从金手指与卡座的接触点算起到负载端不得大于1.5inch；CLK信号长度为2.5＋－0.1inch，这个长度有点长，所以许多情况下需要绕弯走线以达到长度要求，这就是为什么常常在PCI卡上见到CLK的蛇形走线的原因；对其余几个pin没有特殊规定。多层PCB时信号走线不要跨越不同的电源层面（至少，存在分割电源层面的那一层应位于PCB的另一面），这也就是为什么常常见到PCI卡上A面金手指走上来的所有信号往往都打个过孔走到B面（元件面）的原因。　　　每个PCI信号的特性阻抗为60～100欧姆，负载电容不得超过10pf，IC的IO Pad应能够承受-3.5V的下冲和+7.1V的信号过冲。对于AMCC、PLX、OXFORD等PCI控制器生产商来说，他们的控制器IC都满足这些规定，用户不必考虑，但是如果使用CPLD/FPGA来实现PCI控制器则必须考虑使用的型号是否满足这些规定，一般Altera、Xilinx等CPLD /FPGA厂商会在其数据手册中明确声明该型号CPLD/FPGA是否兼容PCI信号规范。 PCI 的PCB图设计注意事项PCI总线工作在高频环境中，传送线在信号线上驱动电压变化时会出现阻抗，信号线的宽度和到接地的距离都会影响其阻抗，所以在设计PCB时需要参考PCI总线规范，特别要注意考虑信号阻抗匹配，具体有以下几点作为参考： ??F% x c: S+ Z! r F（1）在32位PCI总线中，除了信号线外，还有2个卡存在信号：PRSNT1＃和PRSNT2＃。PCI板卡设计者在卡存在信号上对卡的最大电源需求进行编码，当卡被插在PCI插槽中时，他将其中至少一个或所有两个卡存在信号接地。 # {: p- P) ~# t0 m. r# K5 b \（2）对于32位PCI总线的所有信号，其最大电路长度限定在1.5in（约38mm）以内。建议在设计PCB时，PCI信号线的长度都小于25mm，尽量走弧线或者45°线，避免走直角或者锐角走线，并且尽量将走线布在元件面，而PCB背面保留大面积的接地覆铜，以降低传送线的阻抗。 2 s- }% z( X5 F9 Z（3）PCI总线的CLK信号线的长度要求是2.5in（约83mm）左右，并且只能与卡上一个负载连接。建议CLK信号线的长度尽量保持在50－85mm之间，并且不宜靠近其他信号线，为减少周边信号线的干扰，在CLK两侧及PCB背面布置接地线或者覆铜。 * Z# @7 U6 S( Y4 u4 r0 Q6 g( M4 J（4）与PCI插槽连接的电源线引脚可以自由选择，但数量不宜少于4对。当板卡的电源消耗较大时，可以多增加几对电源线，通过多点接触提供稳定的大电流。! |% Z7 d??}) [+ k （5）时钟信号线 =2.5英寸??如果达不到请走蛇形线，总线应该平线度应该+250MIL最后不要相差500MIL 尽量小于1.5英寸 （6）PCI的拓扑结构可以是菊花链等多种拓扑结构，选择什么样的拓扑结构需要根据系统 的布局和仿真结果进行设计。5 另外PCI的AD信号线是双向的，需要在布局和仿真的时候 关注PCI的slave和Master之间的关系。 (7)PCI的各个时钟之间的Skew不要大于2ns。 （8）PCI的flight time不要超过10ns（自己拿一个系统计算就知道为什么这样规定了）， 这个是针对33M PCI进行越是的，这个延时只的信号从一个设备传输到另一个设计后，经 过反射回到最初的芯片的传输延时，包括，PCB走线延时，和因为驱动器buffer（包括拓 扑）造成的信号