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FPGA+Verilog+HDL+设计实例系列连载--------有限状态机设计(论文资料).doc
数字系统有两大类有限状态机(Finite State Machine,FSM):Moore状态机和Mealy状态机。
Moore状态机
其最大特点是输出只由当前状态确定,与输入无关。Moore状态机的状态图中的每一个状态都包含一个输出信号。这是一个典型的Moore状态机的状态跳转图,x、y、z是输入,a、b、c是输出。
Mealy状态机
它的输出不仅与当前状态有关系,而且与它的输入也有关系,因而在状态图中每条转移边需要包含输入和输出的信息。
状态编码
数字逻辑系统状态机设计中常见的编码方式有:二进制码(Binary码)、格雷码(Gray码)、独热码(One-hot码)以及二一十进制码(BCD码)。
格雷码的特点:相邻的两个码组之间仅有一位不同。
普通二进制码与格雷码之间可以相互转换。
二进制码转换为格雷码:从最右边一位起,一次与左边一位“异或”,作为对应格雷码该位的值,最左边的一位不变(相当于最左边是0)。
格雷码转换为二进制码:从左边第二位起,将每一位与左边一位解码后的值“异或”,作为该解码后的值(最左边的一位依然不变)。
独热码又分为独热1码和独热0码,是一种特殊的二进制编码方式。当任何一种状态有且仅有一个1时,就是独热1码,相反任何一种状态有且仅有一个0时,就是独热0码。
状态机的描述
状态机有三种描述方式:一段式状态机、两段式状态机、三段式状态机。下面就用一个小例子来看看三种方式是如何实现的。
?
(各种图片,各种坑爹啊 - -!)
一段式状态机
当把整个状态机卸载一个always模块中,并且这个模块既包含状态转移,又含有组合逻辑输入/输出时,称为一段式状态机。不推荐采用这种状态机,因为从代码风格方面来讲,一般都会要求把组合逻辑和时序逻辑分开;从代码维护和升级来说,组合逻辑和书序逻辑混合在一起不利于代码维护和修改,也不利于约束。
//一段式状态机来实现:在异步复位信号的控制下,一段式状态机进入IDLE
//状态,q_sig4被复位,一旦sig1或者sig2有效,状态机进入WAIT状态,如果
//sig1和sig2同时有效,那么状态机进入DONE状态,
//如果sig4还有效,那么q_sig4置位,同时状态机进入IDLE状态。
module one_seg_fsm(clk,reset,sig1,sig2,sig3,q_sig4,q_sm_state);
//数据声明部分
input clk,reset,sig1,sig2,sig3;
output reg? ?? ? q_sig4;
output reg [1:0] q_sm_state;
//参数声明
parameter??IDLE? ?? ? = 2b00;
parameter??WAIT? ?? ? = 2b01;
parameter??DONE? ?? ? = 2b10;
//状态跳转逻辑程序设计
always @(posedge clk or posedge reset)
? ?begin
? ?? ? if(reset)
? ?? ? begin
? ?? ?? ???q_sig4? ???= 0;
? ?? ?? ???q_sm_state = IDLE;
? ?? ? end
? ???else?
? ?? ?? ?begin
? ?? ?? ?? ? case(q_sm_state)?
? ?? ?? ?? ?? ?? ? IDLE: begin
? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?if(sig1 || sig2)
? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???begin
? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?q_sm_state = WAIT;
? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?q_sig4 = 1b0;
? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???end
? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? else
? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???begin
? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?q_sm_state = IDLE;
? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?q_sig4 = 1b0;
? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?end
? ?? ?? ?? ?? ?? ?? ?? ?? ?end
? ?? ?? ?? ?? ?? ? WAIT: begi
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