EDA课设.四路抢答器武汉理工.docVIP

目录 摘要 1 1.课程设计目的 3 2.系统功能及要求 3 3.系统设计思路 3 4.各模块芯片展示及说明 4 4.1抢答模块 4 4.2计分模块 5 4.3计时模块 5 4.4译码模块 6 5.各模块程序及波形图 6 5.1抢答器 6 5.2计分模块 8 5.3计时模块 13 5.4译码模块 14 6.总电路图及仿真波形图 16 7. 总结与体会 17 参考文献 19 摘要 EDA及电子设计自动化，是指使用计算机自动完成电子系统的设计，应用EDA技术进行电子产品的设计已成为当今电子工程师的一项基本技。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。 VHDL语言：超高速集成电路硬件描述语言，是IEEE的一项标准设计语言。它源于美国国防部提出的超高速集成电路计划，是ASIC设计和PLD设计的一种主要输入工具。 本次课程设计的目的是在学习完EDA课程的基础上，运用EDA的知识即VHDL语言，编写程序来实现此次我设计的电子抢答器所要实现的功能，不仅会编写程序，还要能够在实验室中检测我所编写的程序是否能够达到预期的目的。 关键词：EDA技术；VHDL语言；多路抢答器；功能模块 基于EDA的多功能音乐抢答器 1.课程设计目的 （1）通过课程设计使学生能熟练掌握一种EDA软件的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程，为以后进行工程实际问题的研究打下设计基础。 （2）通过课程设计使学生能利用EDA软件进行至少一个电子技术综合问题的设计，设计输入可采用图形输入法或VHDL硬件描述语言输入法。 （3）通过课程设计使学生初步具有分析、寻找和排除电子电路中常见故障的能力。 （4）通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。 2.系统功能及要求 （2）优先编码器电路立即分辨出抢答者编号，并由锁存器进行锁存，然后由译码显示电路显示编号； （3）扬声器发出短暂声响，提醒主持人注意； （4）控制电路要对输入编码电路进行封锁，避免其他选手再次进行抢答； （5）当选手将问题回答完毕，主持人操作计分开关，计分电路采用十进制加/减计数器、数码管显示。本轮抢答完毕，主持人操作控制开关，使系统回复到禁止工作状态，以便进行下一轮抢答。 3.系统设计思路 图3.1流程图 因为该课程实现的是多人抢答功能，由主持人通过抢答者的亮灯情况来选择回答者，回答对了加10分，回答错了减10分，不过在这之前要提前预置给每个人100分。达到这些要求就需要设计抢答模块与计分模块，抢答模块中涉及一个锁存，这样就可以进行优选选择，先抢到的人先回答，屏蔽掉其他人的抢答信号，这时候对应这个人的指示灯就亮了，报警器也发出声响，计分电路里每个人都拥有一个计分电子牌，通过主持人控制加分还是减分按钮，通过计分电路与译码电路就把加减分的结果显示出来，这样任务要求也就达到了。 4.各模块芯片展示及说明 4.1抢答模块 图4.1抢答器芯片图 四名抢答者各有一个抢答按钮，就是芯片里的输入S0，S1，S2，S3，主持人按下清零信号clear时，所有人的灯都不能亮且无法抢答，直到主持人复位后，可以开始抢答，抢答者就可以抢答，锁存器就是先有人抢答后阻碍其他抢答者的信号，接着抢答成功者所对应的输出states就将信号输出到下一个模块，同时灯也就亮了，还有控制的sound信号也有报警输出到下一个报警模块。 4.2计分模块 图4.2计分器芯片图 在计分器电路的设计中，按照一般的设计原则，按一定数进制进行加减，因为本次课题所做的得为先预置100分，所以我设计了rest，当它为高电平的时候就进行预置，然后为低电平的时候，由主持人控制ADD与ACC两个开关对抢答者做出的回答进行加减分判断 。预置数100分，就由AA0、AA1、AA2控制个、十、百位信号，因为各位一直为零，所以就将它一直设置成低电平，然后当十位为“9”的时候，向百位进位，百位就加“1”，减分的时候，当十位为“0”的时候，就向百位借“1”，其他情况就是直接进行，没有特殊情况，这样就实现了计分功能。 4.3计时模块 图4.3计时器芯片图 计时模块所要实现的就是对报警声音的时间控制，因为课题要求报警声有2到3秒的时间，所以我就做了这个计时模块，随主持人按下可以开始抢答，报警声开始响到结束时间就有这一部分控制，这段时间可以通过译码器显示出来。 4.4译码模块 图4.4译码器芯片图 本译码器用于将抢答鉴别模块抢答成功的组别加分和计时器的报警时间进行显示，AIN4[3..0]端输入需显示的二进制数组，QOUT7[6..0]端输出显示在数码管，显示显示范围为0~9