基于EDA的智能抢答器.docVIP

江西理工大学应用科学学院 SOPC/EDA综合课程设计报告 综合测试 总评 格式 （10） 内容 (40) 图表 （10） 答辩 （20） 平时 （20）  目录 第一章 2 智能抢答器设计 2 第一节： 基于VHDL智能抢答器 2 1.1.0 设计要求 2 1.1.1 设计分析与设计思路 3 第二章 3 抢答器各模块的设计与实现 3 第一节： 系统结构分析 3 2.1.0 模块分析 3 第二节： 抢答鉴别模块 4 2.1.1 抢答鉴别模块QDJB 4 第三节： 计时模块 6 2.1.2 计时模块JSQ 6 第四节： 记分模块 8 2.1.3 记分模块JFQ 8 第五节： 译码显示模块 10 2.1.4 译码器显示模块YMQ 10 第六节： 系统元件例化 12 2.1.5 元件例化 12 第三章 14 采用动态显示 14 第一节： 抢答鉴别功能 14 第二节： 记时功能 15 第三节： 记分功能 17 第四节： 整体设计 19 第四章 实习总结 21 4.1 总结： 21 4.2参考文献 22 第一章 智能抢答器设计 第一节： 基于VHDL智能抢答器 在许多比赛活动中，为了准确 公正 直观地判断出第一抢答者，通常设置一台抢答器，通过数显 灯光及音响等多种手段指示出第一抢答者。同时还可以设置计时 记分 犯规及奖励记录等多种功能。 1.1.0 设计要求： 在抢答比赛中，为了公平起见一般要求系统具备以下功能： 1） 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。 2） 第一抢答信号的鉴别和锁存功能。 3） 设置计时功能。 4） 设置记分功能。 5） 数码显示功能。 1.1.1 设计分析与设计思路： 1） 抢答器同时供4名选手或4个代表队比赛，抢答按钮分别用A B C D 表示，A B C D为高电平则表示相应的按钮被按下。 2） 系统清零信号CLR，系统时钟信号CLK，记分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA； TB。 3） 系统的输出信号有：四组抢答成功与否的指示灯控制信号输出口 LEDA；LEDB；LEDC；LEDD，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号若干，各组记分动态显示的控制信号若干。 4） 本系统应具有的功能有：第一抢答信号的鉴别和锁存功能，抢答计时功能，各组得分的累加和动态显示功能，抢答犯规记录功能。 第二章 抢答器各模块的设计与实现 第一节： 系统结构分析 2.1.0 模块分析： 根据抢答器的功能要求，可以得出下图所示的模块结构图。 其中，抢答模块（QDJB）为整个程序的核心，它实现了系统的抢答器线路测试功能. 第一抢答信号的鉴别和锁存功能等其它功能；计分模块（JFQ）实现计分功能；计时模块（JSQ）则具有倒计时及计时完毕功能；显示模块（YMQ）具有数码显示分数功能。 图2.1.0 抢答器系统结构 原理分析：将电路分为三个主要模块：抢答鉴别模块QDJB；计时模块JSQ；记分模块JFQ。可用静态显示，使用4个数码管，两个显示计时，一个显示组别，一个显示分数。 第二节： 抢答鉴别模块 2.1.1 抢答鉴别模块QDJB 各组的抢答输入信号A B C D的排列组合在理论上应该有16种可能情况，但实际上由于芯片的反应速度快到一定的程度时，两组以上同时抢答成功的可能性很小，所以设计时可只考虑A B C D分别抢答成功的四种情况。 其VHDL源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY QDJB IS? PORT(CLR:? IN STD_LOGIC; ?????? A, B, C, D:? IN STD_LOGIC;?--4个组?????? A1,B1,C1,D1:? OUT STD_LOGIC; ?????? STATES:? OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY QDJB; ARCHITECTURE ART OF QDJB ISsignal a_1,b_1,c_1,d_1: STD_LOGIC;? BEGIN? PROCESS(CLR,A,B,C,D) IS? BEGINIF CLR=1 THEN STATES=0000; a_1=0;b_1=0;c_1=0;d_1=0;--清零ELSIF a_1=1 or b_1=1 or c_1=1 or d_1=1 then null;--锁存，当有一组选中时其他组再抢答没作用 ELSIF a=1 th