基于FPGA的数字系统设计9.ppt

* * * * * * * * * * * * * 单独FIFO的仿真结果： * 包括串并转换、异步时钟域及同步机制FIFO的testbench: * * * 异步时钟域、具同步机制的FIFO仿真结果： * 9.7b 异步FIFO---跨越时钟域的同步问题 FIFO的作用： FIFO（first-in, first-out memory:先进先出存储器）实现独立时钟域之间的高性能并行接口。 FIFO的组成： 包括一个数据通路单元（存储器块）、一个能对数据进出FIFO的通道进行管理的控制单元 和一个表示FIFO空/满状态的状态单元。 FIFO有两个地址指针，一个用于将数据写入下一个可用单元的操作，另一个用于读下一个末读单元的操作。 * * 9.7.1b 简化的异步FIFO 不考虑时钟域同步处理（亚稳态）问题的简化异步FIFO： 设计模块为：FIFO_Dual_Port * FIFO的空、满判定： 设定读写计数器位宽比读写指针多一位。则读写计数器差值（指针间隙）等于FIFO深度时为满， 读、写计数器相等时为空。 * * * * * * * * * * * 9.7.2b 用于时钟域同步的异步FIFO 简化异步FIFO存在的问题： 对同一单元进行读、写操作时（如FIFO满，或空时），产生亚稳态问题。 * 解决方法： 1、时钟域同步 （1）用clk_write同步rd_cntr，用同步后的值与wr_cntr比较，决定FIFO是否为满。 （2）用clk_read同步wr_cntr，用同步后的值与rd_cntr比较，决定FIFO是否为空。 2、握手信号 * 二进制计数器的问题： 解决方法：格雷码计数器 * * 例9.11 带缓冲的FIFO时钟域接口 * * ? * * * * 仿真结果： * 异步信号的同步： 1、慢时钟域同步到快时钟域 wr_cntr同步到 clk_133，采用第一种同步器 2、快时钟域同步到慢时钟域 rd_cntr同步到clk_100，采用第二种同步器 * 仿真结果： * 9.5 流水线结构 同步时序机的最高工作频率由其最短时钟周期时间决定，它受到通过机器组合逻辑的传播延时的限制。 同步机的吞吐率：数据输入机器和由机器产生数据的速率。 影响数据吞吐率的最大传播延时： （1）基本输入和一个寄存器的通路 （2）一对寄存器间的通路 （3）由寄存器到基本输出间的通路 （4）从一个基本输入到基本输出间的通路 * * 数据通道的划分必须要保持数据的相关性： 从基本输入到基本输出的每一条数据通道必须要穿过同样数目的流水线寄存器。 * 流水线技术的优点： 明显提高系统的速度，提高系统的数据吞吐率。 流水线技术的弱点： 增加触发器资源消耗，引入输入输出的时滞。 设计考虑的问题： 在什么时候应采用流水线技术？ 在哪儿插入流水线寄存器？ 由流水线引入的时滞是多少？ * 9.5.1 流水线型加法器 两个8位加法器串行连接形成16位加法器 * （b）采用流水线技术之前的DFG， （c）流水线后平衡的级延时 * PR[24:0] PR[7:0] * * * * 9.6 环形缓冲器 环形缓冲器是用一种能移动指示寄存器单元指针的寻址机制来代替移动实际数据的方法。 * * * * 9.7a 同步FIFO及跨越时钟域的同步问题 FIFO的作用： FIFO（先进先出存储器）实现独立时钟域之间的高性能并行接口。 FIFO的分类： 同步FIFO：一个时钟控制FIFO的读、写操作。 异步FIFO：两个独立的不同频率和/或相位的 时钟分别控制FIFO的读、写操作。 * FIFO的组成： 包括一个存储器块和一个能对数据进出FIFO的通道进行管理的控制器。 FIFO有两个地址指针，一个用于将数据写入下一个可用单元的操作，另一个用于读下一个末读单元的操作。 * * 例9.10 带缓冲的FIFO时钟域接口 * * * * 仿真结果： * 异步 write 信号的同步及单脉冲处理： * 单脉冲同步电路： * * 保持write_synch与寄存器通道数据的相干性： * FIFO的读、写模型 * //同步fifo * * * 单独FIFO的testbench: * ？ * * * * * * * * * 9.3 数字滤波器和信号处理器 9.3.1 有限冲激响