新数字电子技术 教学课件 王秀敏主编5 5.10.pptVIP

在线教务辅导网： 教材其余课件及动画素材请查阅在线教务辅导网 QQ:349134187 或者直接输入下面地址： 5.10 数字系统的EDA实现 5.10.1 组合逻辑电路门级建模 门级建模就是将逻辑电路的电路图用硬件描述语言表示出来 。 调用Verilog HDL中内置的基本门级元件描述逻辑图中的元件及元件之间的连接关系。 即： Verilog HDL中提供12个内置基本门元件。 门级元件的输入和输出变量都应为线网型变量。 多输入门：and、nand、nor、or、xor 和xnor。 多输入逻辑门允许单个输出，但可以有一个或多个输入。 多输出门: buf和not 。 多输出门只允许有单个输入，一个或多个输出。 三态门: bufif0、bufif1、notif0和notif1。 这些门有一个输出、一个数据输入和一个控制输入。 例1 如图所示为由门电路构成的半加器，试使用Verilog HDL的门级元件进行描述。 解： module half_adder (sum, cout, a, b)； output sum, cout; input a, b; xor U0(sum, a, b); and U1(cout, a, b); endmoudle 5.10.2 组合逻辑电路的建模方法 采用门级元件模型优点概念清晰、使用方便 ，缺点工作效率很低 。 数据流建模和行为级建模的方法能够在更高的抽象层次描述电路，然后通过EDA工具，将高层次的电路描述转化为门级电路描述。 一、组合逻辑电路的数据流建模 （1） 运算符 Verilog HDL中提供了30个左右的运算符，可以分为： 算术操作符：+（加）、－（减）、*（乘）、/（除）、%（取模） 关系操作符：（大于）、（小于）、=（不小于）、=（不大于） 相等操作符：= =（逻辑相等）、!=（逻辑不等）、 = = =（全等）、 * != =（非全等） 逻辑操作符： (逻辑与)、 || (逻辑或)、 ！(逻辑非) 按位操作符：~（一元非）、 （二元与）、|（二元或）、 ^（二元异或） 归约操作符:* (归约与)、* ~ (归约与非) 、* (归约或) 、* ~ (归约或非) 、* ^ (归约异或) 、* ~^ (归约异或非) 移位操作符: (左移)、 (右移) 条件操作符：？： 连接和复制操作符 （2）数据流建模实现 Verilog HDL中提供了连续赋值语句来实现数据流的建模。 关键字assign用来实现连续赋值语句以便区分过程赋值语句。 例如： wire out；//声明连线型变量 assign out=ab;//连续赋值 例2 数据流实现四位全加器。 module fulladd4 (sum, c_out, a , b, c_in); output [3: 0] sum; output c_out; input [3: 0] a, b; input c_in; assign {c_out, sum} = a + b + c_in; endmodule 二、组合逻辑电路的行为级建模 （1）always过程块语句 always块语句格式如下： always@(敏感信号表达式） begin //过程赋值 //if语句 //case语句 //while，repeat，for循环 //task，function调用 end 只有寄存器类型数据能够在这两种语句中被赋值。寄存器类型数据在被赋新值前保持原有值不变。 （2）组合逻辑电路的行为级建模的实现 例3 8_3编码器的行为级实现。 本例中采用Verilog HDL设计程序如下： module coder8-3 (in,out); input [7:0] in;//8位输入变量 output [2:0] out;//3位输出变量 reg [2:0] out;//声明输出变量为寄存器型 always@(in) begin case(in) //使用case语句实现编码过程 8’b1111_1110:out=0; 8’b1111_1101:out=1; 8’b1111_1011:out=2; 8’b1111_0111:out=3; 8’b1110_1111:out=4; 8’b1101_1111:out=5; 8’b1011_1111:out=6; 8’b0111_1111