2.6 ARM存储器结构课程.ppt

2.6 ARM存储器结构 ARM架构的处理器的存储器寻址空间有232=4G字节，该存储空间可以分为可快存/可缓冲(Cacheable /Bufferable)区域和不可快存/不可缓冲区域。 ARM架构的处理器，有的带有指令快存（I-Cache）和数据快存（D-Cache）；但是，片内都不带有片内RAM和片内ROM。系统所需的RAM和ROM（包括闪存FLASH）都通过总线处接；故有的片内还带有存储器管理单元MMU（Memory Management Unit）。ARM架构处理器还允许外接PCMCIA。 2.6.1 ARM Cache结构 Cache是一种小容量，高速度的存储器，用于处理器与主存储器之间，存放当前被使用的主存部分内容，以减少访问主存的等待时间。 1. Cache的分类和结构 常用的Cache有两类：指令和数据统一的Cache；以及指令和数据分离的I-Cache与D-Cache。新型的ARM架构处理器较多采用了I-Cache与D-Cache的独立块存结构，如Intel公司的SA1110处理器内含16K字节I-Cache和8K字节D-Cache。 2. Cache的放置安排 快存Cache的放置是主存地址与快存Cache单元之间的映像机制。常用的方法有直接映像（Direct-mapped）、组相联（set-associative）和全相联（Fully associative）等。 a) 直接映射 优点： 实现简单 访问Cache速度快 缺点： 某些情况下命中率很低 b) 组相联映像 组相联映像也使用低位地址直接访问Cache项，但它选中的是一个组，组内包含有两块或多个块。给定的内存块可以放在选中组中的任意一块内。一组内的块数，一般称为相联度或相连路数（way）。选中一组后，组内所有项的标识同时进行比较，如果有一个匹配，则“命中”。与组相联映像实际上是靠比较器的个数据及增宽Cache位来降低Cache块的冲突。 ARM架构处理器中的存储粒度（memory granularity）根据不同的应用方式，可有大页（64K字节）、小页（4K字节）和微小页（Tiny Pages, 1K字节）和段（Sections,1M字节）。常用的是4K字节小页面。至于大页和段则用于大数据领域，64K字节的大页可以分成4个16K子页。 ARM处理器内核与协处理器接口信号有以下4类： 时钟和时钟控制信号：MCLK、nWAIT、nRESET 流水线跟随信号：nMREQ、SEQ、nTRANS、nOPC、TBIT 应答信号：nCPI、CPA、CPB 数据信号：D[31：0]、DIN[31：0]、DOUT[31：0] 2.13 ARM架构产品 ARM架构的处理器内核有ARM7TDMI、ARM8、ARM9TDMI、ARM10TDMI及StrongARM(SA-1)等。 b) 减少命中时间 Cache命中时间会影响到处理器的时钟频率。在许多处理器设计中，往往是Cache的访问时间限制了处理器的时钟频率。因此，减少Cache命中时间，不但可提高Cache性能，还能提高系统运行速度。 图2-25 ARM3的Cache结构 2.7 ARM存储器管理单元MMU 图2-26 二级页表存储器寻址示意图 1. CP15 MMU寄存器 R0：ID寄存器（只读） R1： 控制寄存器（V3版：只写；V4版可读/写） R2：地址变换表基址（V3版，只写；V4版，可读/写） 31 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 00000000000000000 RR V I Z F R S B L D P W C A M 31 14 13 0 Translation table base address 00000000000000 位[31：14]提供了18位地址变换表的基址，基定位界限为16K字节。 4）R3：域访问控制寄存器（V3版，只写；V4版，可读/写） 5）R5：故障状态寄存器（V3版，只读；V4版，可读/写） 6）R6：故障地址寄存器（V3版，只读；V4版，可读/写） 7）R7：快存Cache操作（V3版，只读；V4版，可读/写） 8) R8：变换后备缓冲器TLB操作（V4版有效） 9) R9：读缓冲操作 10)R10：变换后备