10Gb%2fs时钟数据恢复和1%3a10分接器研究和设计.pdfVIP

捷要 摘要 SerDes 随着信息传输量的快速增加，串行化传输已成为新一代信息与通讯产业的主流．8b／lob 系统作为串行通信系统中的一种构架，由于提供足够的转换信息，并保证直流平衡而被广泛的应用． 对该系统的研究正在不断发展． SerDes接收机的一个重要任务就是从抖动较大的接收信号中提取出时钟信息，根据时钟信号重 新定时数据，减小抖动和干扰，并将数据还原为输入系统时的多路信号；可见，时钟恢复电路与分 接器电路作为接收机的重要组成部分，其性能直接决定接收机的总体性能。 本文从理论上讨论了时钟恢复电路的基本原理与结构，着重分析了环路的线性传输特性以及噪 声、抖动问题。在上述理论基础上，采用TSMC CMOS工艺，设计一个10Gb／s基于随机序 0．19ym 列鉴相器的锁相环结构的时钟恢复电路。采用半速率线性鉴相器减小对系统速率的要求，而且除了 具有鉴相功能外，还对数据再定时并实现l：2的分接，减轻了l：10分接器的设计；与非线性结构相 比，可以利用线性数学模型来优化环路参数；并且压控振荡器上的控制电压纹波较小，使输出时钟 和数据的抖动较小。在鉴相器的电路设计上采用源极耦合逻辑触发器来达到高速率。压控振荡器采 用三级环形结构，使用正反馈加快输出电平的切换速度来减小噪声，使用双延时环路使得PMOS的 状态提前变化，大大地提高了振荡器的工作频率。仿真结果显示该压控振荡器具有较大的调节范围 使得各工艺角下都覆盖所需频率，而且相位噪声较好。 由时钟恢复电路中的1：2分接结合两个l：5分接器，可实现l：10的分接功能，本文选用串行分 接器结构进行l：5分接器的设计，考虑到其为时钟电路的负载，为减小对时钟电路工作速度的影响， 通过比较几种锁存器的特点，采用E．TSPC作为触发器单元，其中在五分频设计中，将门电路嵌入 触发器内以提高分频器的工作速度。 论文给出了10Gb／s速率的时钟数据恢复与1：10分接器电路的电路设计、完整版图设计和模拟前 后仿结果。版图面积1．25x0．975mm2。后仿结果显示，在1．8V电源电压下，整体电路的工作电流为 到了设计的要求。 ． 【关键字】 8b／10bSerDes；锁相环；时钟数据恢复电路；半速率线性鉴相器；压控振荡器；相位噪声；分 接器；分频器； Abstract Withthe ofdata transmissionhasbecomeanewmainstreamin increasing transport,serial communicationfield．Asoneofthearchitecturescommunication SerDeshas ofserial systems，8b／10b been used forits DC ofdataswitchand the balance．The extensivelyprovidingenoughmessage ensuring study ofSerDesis growing． ThecriticaltasksofSerDesreceiverare ofclock thedata the embeddedin recovery stream，retiming thedataforlow thedataintoseveral clock jitter