2第3章VHDL基础.ppt

一、程序结构 二、语句 三、端口信号数据类型 四、时序逻辑电路 3.1 组合逻辑电路的设计（复习） 组合逻辑电路的最小单元是门电路 与门，或门，非门 与非门，或非门，异或门，与或非门 三态门，OC门 3.1 组合逻辑电路的VHDL描述 1、三输入端与非门 下面给出“三输入端与非门”的VHDL程序 书中找任意程序看 程序结构 再在书中找任意程序看 程序结构 给定程序，学会看程序结构（要求1） 程序结构有几个组成部分？ 库与程序包 实体 结构体 典型的组合逻辑电路（复习） 编码器 译码器 数据选择器 加法器 数值比较器 奇偶校验电路 2选1数据选择器 给出2选1数据选择器的VHDL程序 加深对程序结构的理解 Library ieee; Use ieee.std_logic_1164.all; Entity mux21b is port(a,b,s:in std_logic; y:out std_logic); End mux21b; Architecture ab of mux21b is Begin y=a when s=‘0’ else b; End ab; 学会编写程序（要求2） 用VHDL语言编写三输入端与非门 在编写此程序（第一个）时，学习编写程序的方法，学习程序中的细节