《A 1.5 bits Pipelined Analog-to-Digital Converter Design with Independency of Capacitor Mismatch》.pdfVIP

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2015-12-09 发布于河南
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《A 1.5 bits Pipelined Analog-to-Digital Converter Design with Independency of Capacitor Mismatch》.pdf

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JournalofShanghaiJiaotongUniversity(Science)，V01．E一12，No．4，2007，497～500 ArtjcIeID：1007—1172(2007)04一0497一04 A1．5bit／s Converter PipelinedAnalog—to—DigitalDesign with of Mismatch Independency Capacitor L，眈72’(李丹)，凹AO 尺OⅣG地咒一f兆聍(戎蒙恬)， J甜一知(毛军发) (SchoolofElectronicInformationandElectrical Eng．，ShanghaiJiaotongUniv．，Shanghai200240，China) Abstract：Anew whichisnamed to technique chargetemporary storagetechnique(CTST)waspresentedimprove the ofa1．5bit／s converter(ADC)．Theresidual wasobtained linearity pipelinedanalog—to—digital voltage from the theother was a of Then，the samplingcapacitor，andcapacitorjusttemporarystoragecharge． Jinearitypro— ducedthemismatchofthese waseliminatedwithout extra by capacitors capacitor adding error—averagingampli— fiers． ThesimulationresuItsconfirmedthe andlow of ADCs in highlinearity dissipationpipelinedimplemented CTST，soCTSTwasanewmethodto resolution，smallsizeADCs． implementhigh Keywords：chargetemporarystoragetechnique(CTST)；residuaivoItage；capacitormismatch；pipeIined anaIog— converter(ADC) to—digital CLC number：TN431．1 Documentcode：A mismatchof converter