微型机系统与接口技术 作者 孙一林chapter3 第3章.pptVIP

第3章 计算机CPU组成电路 可编程顺序、分支、循环控制器 冯· 诺依曼体系 CPU组成 CPU正常工作的外围电路 可编程顺序、分支、循环控制器 顺序循环控制器 可编程顺序循环控制器 顺序循环控制器 可编程顺序循环控制器 冯· 诺依曼体系 CPU组成 寄存器 寄存器 累加器寄存器（ACC） 地址寄存器（AR） 指令寄存器（IR） 程序计数器（PC） 程序状态寄存器（PSW） 数据缓冲寄存器（DR） 运算器 运算器：全加器 运算器：串行加法器 运算器：并行加法器 运算器：并行加法器 运算器：并行加法器 运算器：并行加法器 运算器：并行加法器 运算器：并行加法器 运算器：并行加法器 运算器：乘法器 运算器：乘法器 运算器：乘法器 运算器：乘法器 运算器：除法器 运算器：除法器 运算器：除法器 运算器：除法器 运算器：除法器 运算器：除法器 运算器：除法器 运算器：除法器 运算器：除法器 运算器：除法器 运算器：浮点运算单元 运算器：浮点运算单元 运算器：浮点运算单元 运算器：浮点运算单元 控制器 控制器 控制器 控制器 CPU内部Cache CPU内部结构 CPU正常工作的外围电路 用于计算机的国际浮点数表示标准IEEE754： S符号位，E为阶码，M为尾数 浮点数在存储器中的存放格式： 两个二进制浮点数据X和Y： 两个二进制浮点数据X和Y： 指令控制 时序控制 时序控制电路 总线控制： 　 总线仲裁控制 　 总线通信方式控制 静态SRAM——L1 Cache 动态DRAM——L2 Cache 计算机内存储器- Cache * * 在线教务辅导网： 教材其余课件及动画素材请查阅在线教务辅导网 QQ:349134187 或者直接输入下面地址： 运算器 控制器 CPU内部Cache CPU内部结构 An加数，Bn被加数，加法器第i（0≤i＜N）位相加结果和进位逻辑表达式为： 定义： 加法器第i+1位相加结果和进位逻辑表达式为： 加法器第i+2位相加结果和进位逻辑表达式为： 当i=0时，则Ci-1= C-1=0 当i = 1，2，3，…时名位进位Ci为： 当i = 1，2，3，…时名位运算结果Fi为： An和Bm相乘得乘积Fn+m An和Bm相乘得乘积Fn+m An和Bm相乘得乘积Fn+m An和Bm相乘得乘积Fn+m 二进制数据除法运算规则：符号位和数值位分别进行计算，商的符号为相除两个数据符号位的异或值 商值为两个数据绝对值求商，同时产生余数 为简化硬件电路，数据的除法运算一般选择定点运算方法，小数点的位置是固定的，纯整数小数点的位置在数据的最低位，纯小数小数点的位置在数据的最高位 恢复余数除法算法： 根据除法运算规则： 等式两边乘2n： 分别计算余数： 讨论余数： 恢复余数： 不恢复余数除法算法：