VHDL硬件描述语言与数字逻辑电路设计 第三版 侯伯亨1-6 第3章.pptVIP

　　一个完整的VHDL语言程序通常包含实体(Entity)、构造体(Architecture)、(Configuration)、包集合(Package)和库(Library)五部分。前四部分是可分别编译的源设计单元。实体用于描述所设计系统的外部接口信号；构造体用于描述系统内部的结构和行为; 包集合存放各设计模块都能共享的数据类型、常数和子程序等; 配置用于从库中选取所需单元来组成系统设计的不同版本；库存放已经编译的实体、构造体、包集合和配置。库可由用户生成或由ASIC芯片制造商提供，以便于在设计中为大家所共享。本章将对上述VHDL设计的主要构成作一详细介绍。 图3-1 一个基本设计单元的构成 　　　　所谓VHDL语言设计的基本单元(Design Entity)，就是VHDL语言的一个基本设计实体。一个基本设计单元，简单的可以是一个与门(AND Gate)，复杂一点的可以是一个微处理器或一个系统。但是，不管是简单的数字电路，还是复杂的数字系统，其基本构成是一致的，它们都由实体说明(Entity Declaration)和构造体(Architecture Body)两部分构成。 如前所述，实体说明部分规定了设计单元的输入、输出接口信号或引脚，而构造体部分定义了设计单元的具体构造和操作(行为)。图3-1示出了作为一个设计单元的二选一电路的VHDL描述。由图3-1可以看出，实体说