EDA技术实用教程(第二版) 潘松 黄继业 第2版 第10章_设计优化和设计方法新.pptVIP

10.3.3 打包(Clique) 图10-19 图10-18设计适配后的Floorplan 10.3.3 打包(Clique) 图10-20 使用Clique 10.3.3 打包(Clique) 图10-21 Clique对话框 10.3.3 打包(Clique) 图10-22 Clique后的Floorplan 10.3 使用MAX+plusII优化设计 10.3.4 局部逻辑综合选项 图10-23 使用局部逻辑选项 10.3.4 局部逻辑综合选项 图10-24 逻辑选项对话框 10.3.4 局部逻辑综合选项 图10-25 分立逻辑选项 10.3.4 局部逻辑综合选项 图10-26 清除工程选项设置 10.3 使用MAX+plusII优化设计 10.3.5 Probe的使用 图10-27 未加Probe的设计 10.3 使用MAX+plusII优化设计 10.3.5 Probe的使用 图10-28 右键菜单 10.3 使用MAX+plusII优化设计 10.3.5 Probe的使用 图10-29 加入探针后 10.3 使用MAX+plusII优化设计 10.3.5 Probe的使用 图10-30 probe的仿真波形 10.4 其他设置 10.4.1 Slow Slew Rate设置 图10-31 Slow Slew Rate选择 10.4.2 FPGA配置器件设置与编程 图10-32 EPC2的编程文件产生设置 10.4.2 FPGA配置器件设置与编程 图10-33 对EPC2下载 10.4.2 FPGA配置器件设置与编程 图10-34 SuperPro L+编程器的器件选择 10.4 其他设置 10.4.2 FPGA配置器件设置与编程 图10-35 在SuperPro /Z编程器中选择编程文件 10.4.3 编程文件转换 图10-36 编程文件转换 10.4.4 手工分配逻辑宏单元LCs 图10-37 适配器设置 10.4.4 手工分配逻辑宏单元LCs 图10-38 手工分配LCs 习 题 10-1 利用资源共享的面积优化方法对下面程序进行优化(仅要求在面积上优化)。习题程序如下： 【例10-9】 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; USE ieee.std_logic_arith.all; ENTITY addmux IS PORT (A,B,C,D : IN std_logic_vector(7 downto 0); sel : IN std_logic; Result : OUT std_logic_vector(7 downto 0)); END addmux; ARCHITECTURE rtl OF addmux IS BEGIN process(A,B,C,D,sel) begin if(sel = 0) then Result = A + B; else Result = C + D; end if; end process; END rtl; 习 题 10-2 试通过优化逻辑的方式对图10-39中所示的结构进行改进，给出VHDL代码和结构图。 10-3 已知4阶直接型FIR滤波器节的数学表达式如下： y(n)=x(n)h(0)+x(n-1)+x(n-2)h(2)+x(n-3)h(3) x(n)与x(n-m)，m=0，1，2，3是延迟关系，m表示延迟的clk数。x(n-m)与h(m)的位宽均为8位，y(n)为10位，其中h(m)在模块例化后为常数。该模块的输入为x(n)、clk，输出为y(n)，试实现该逻辑。 10-4 对习题10-3中的FIR滤波器节在速度上进行优化(在h(m)固定的情况下)，试采用流水线技术。 10-5 利用FLEX的LUT结构，构建资源占用较小的常数乘法器，改进习题10-3、习题10-4的设计，减少模块的资源使用。 习 题 10-6 若对速度要求不高，但目标芯片的容量较小，试把习题10-3中的FIR滤波器用串行化的方式实现。 10-7 设计一个连续乘法器，输入为a0，a1，a2，a3，位宽各为8位，输出rout为32位，完成rout=a0*a1*a2*a3。试实