EDA技术与实验 李国洪 胡辉 第4章 QuartusⅡ软件的应用新.pptVIP

G08GJ 4.8.5　网络列表查看 1.寄存器传输级查看器2.技术映射查看器3.状态机查看器实验4-1　QuartusⅡ软件原理图输入设计法实验4-2　QuartusⅡ软件VHDL文本输入设计法 G08GJ 1.寄存器传输级查看器 图4-72　寄存器传输级查看器设计 G08GJ 2.技术映射查看器 图4-73　技术映射查看器 G08GJ 实验4-1　QuartusⅡ软件原理图输入设计法 1.实验目的2.实验原理3.实验内容4.实验报告 G08GJ 1.实验目的 (1)掌握QuartusⅡ软件管理器的基本使用方法。(2)熟练掌握原理图文件的设计方法。(3)掌握原理图设计输入法的设计规则检查及编译前的各项设置。(4)掌握设计文件的编译、仿真及时序分析。 G08GJ 2.实验原理 图4-74　SR触发器原理图 G08GJ 3.实验内容 (1)建立项目文件。(2)编辑SR触发器的原理图。(3)对设计文件进行检查。(4)对设计文件进行编译并进行各项设置。(5)引脚锁定。(6)建立仿真通道文件，对设计文件进行仿真，验证SR触发器的时序是否正确。 G08GJ 4.实验报告 (1)叙述设计流程。(2)给出设置的各项参数。(3)画出仿真波形。(4)简述SR触发器的延时矩阵和建立保持矩阵的时序分析情况。(5)给出实验结果。(6)简述收获与体会。 G08GJ 实验4-2　QuartusⅡ软件VHDL文本输入设计法 1.实验目的2.实验原理3.实验内容4.实验报告 G08GJ 1.实验目的 (1)掌握QuartusⅡ软件管理器的基本使用方法。(2)熟练掌握文本文件的设计方法。(3)掌握文本设计输入法的设计规则检查及编译前的各项设置。(4)掌握设计文件的编译、仿真及时序分析。 G08GJ 2.实验原理 本实验以全加器为例，全加器参考程序如下。 　　LIBRARY IEEE； USE IEEE.STDLOGIC1164.ALL； ENTITY fulladder IS 　PORT (a, b, cin: IN STDLOGIC； sum, co : OUT STDLOGIC)； END fulladder；　　USE WORK.adderpackage.ALL； ARCHITECTURE full1 OF fulladder IS SIGNAL u0co,u0s,u1co : STDLOGIC； BEGIN 　　U0: halfadder PORT MAP(a,b,u0s,u0co)； 　　U1: halfadder PORT MAP(u0s, cin, sum, u1co)； 　　co=u0co OR u1co； END full1； G08GJ 3.实验内容 (1)建立项目文件。(2)编辑全加器的文本文件。(3)对设计文件进行检查。(4)对设计文件进行编译并进行各项设置。(5)引脚锁定。(6)建立仿真通道文件，对设计文件进行仿真，验证全加器的逻辑与时序是否正确。 G08GJ 4.实验报告 (1)叙述设计流程。(2)给出设置的各项参数。(3)画出仿真波形。(4)简述全加器的延时矩阵和建立保持矩阵的时序分析情况。(5)给出实验结果。(6)简述收获与体会。 在线教务辅导网： 更多课程配套课件资源请访问在线教务辅导网 G08GJ 4.7.1　QuartusⅡ器件编程的基本流程 1.编程方式2.编程流程 G08GJ 1.编程方式 1)Passive Serial 模式。2)JTAG 模式。3)Active Serial Programming 模式。4)In-Socket Programming 模式。 G08GJ 2.编程流程 1)将Altera 编程硬件与设计系统相连，并安装所需的驱动程序。2)进行设计的完整编译，或至少运行Compiler 的Analysis Synthesis、Fitter 和Assembler 模块。3)打开编程器(Programmer)，建立新的CDF。4)选择编程硬件设置。5)选择相应的编程模式，例如，Passive Serial 模式、JTAG 模式、Active Serial Programming编程模式或者In-Socket Programming编程模式。6)根据不同的编程模式，可以在CDF 中添加、删除或更改编程文件与器件的顺序。7)对于非SRAM 非易失性器件，例如配置器件、MAX 3000和MAX 7000 器件，可以指定其他编程选项来查询器件，例如Verify、Blank-Check、Examine、Security Bit 和Erase。8)如果设计含有ISP CLAMP State 分配，或者