EDA技术与应用 陈海宴 第4章 Verilog HDL 基本语法新.pptVIP

4.11.1 宏定义语句（`define、`undef） 宏定义语句`define指令用于文本替换，很像C语言中的#define 指令，它用一个指定的标识符来代替一个字符串。在编译之前，编译器先将程序中出现的标识符全部替换为它所表示的字符串，然后再进行编译。宏定义主要可以起到两个作用：一是用一个有意义的标识符取代程序中反复出现的含义不明显的字符型；二是用一个较短的标识符替代反复出现的较长的字符串。宏定义的一般形式为 `difine 标识符（宏名） 字符串 （宏内容） 例如： `define BUS_SIZE 32 //宏名为BUS_SIZE，宏内容为32 . . .? reg [ ` BUS_SIZE - 1:0 ] AddReg; // ` BUS_SIZE在编译前被替代为32 4.11.2 文件包含语句（`include） Verilgo HDL中的文件包含指令`include与Ｃ语言中的预编译指令#include类似，在编译时，将其他文件中的源程序完整地插入当前的文件中。这样做的结果也就相当于将其他文件中的源程序内容复制到当前文件中出现指令`include的地方。`include编译指令可以将一些全局通用的定义或任务包含进文件中，而不用为每个文件编写一段重复的代码。 文件包含语句`include的一般形式如下： `include 　“文件名” 4.11.3 时间