DSP技术及应用 作者 江金龙 第3-4章_ 第3章.pptVIP

第3章　TMS320C54x DSP片内外设 　　C54x系列DSP的片内外设配置不完全相同， 但差别也不是很明显， 基本都包括时钟发生器、 定时器、 中断、 多通道缓冲串口(McBSP)、 主机接口(HPI)、 直接存储器访问控制器(DMA)及通用I/O、外部总线操作等。下面以MS320VC5416(以下简写为5416)为例， 按由简单到复杂的顺序介绍其片内外设。 　　　　　3.1　时 钟 发 生 器　　时钟发生器为DSP的内部各单元和外部器件提供时钟， 5416与时钟有关的内部单元包括以下几种。　　(1) 内部振荡器及锁相环(PLL)。 它们产生CPU运行主时钟， 同时受BSCR(分区转换寄存器， 地址为0x29)的DIVFCT位分频控制， 通过引脚CLKOUT对外输出主时钟。 　　(2) 内部时钟， 它的作用一是通过定时器为定时中断产生中断脉冲， 并可通过引脚TOUT对外输出定时时钟；二是通过对McBSP等多通道缓冲串口的相关寄存器进行设置， 产生串口所需的各类时钟。 　　参考时钟的输入可以有以下两种方式。　　(1) 在X1和X2/CLKIN引脚外接晶振， 通过内部晶体振荡器产生时钟。 　　(2) 在X2/CLKIN引脚直接引入外部参考时钟， X1引脚悬空。 　　C54x内部时钟关系如图3.1所示。 图 3.1　C54x 内部时钟关系图 3.1.1　硬件配置锁相环　　5416硬件复位后， 通过读取CLKMD1~CLKMD3这3个引脚的电位配置， 确定锁相环的初始配置， 其复位时的时钟配置如表3.1所示。 3.1.2　软件配置锁相环　　若需要改变硬件配置的时钟频率时， 可采用软件编程方式修改CLKMD的值， 使PLL输出所需的CPU时钟， 5416的CLKMD的结构如图3.2所示。 图 3.2 CLKMD的结构 　　CLKMD各比特位的功能如表3.2所示。 　　PLL输出时钟CLKOUT与输入时钟CLKIN、 倍频因子之间的关系如式3.1所示。　　　　CLKOUT=CLKIN×倍频因子 (3.1)　其中倍频因子与PLLNDIV、 PLLDIV和PLLMUL之间的关系如表3.3所示。 　　PLL锁定需要一定的时间， 在锁定之前不能用作CPU的时钟。锁定时间为(0~255)×16×CLKIN时钟周期,可通过CLKMD的PLLCOUNT位来设置。 不同的CLKOUT时钟， 锁定时间不同。 最简单的方法是将PLLCOUNT位设定在最大值， 即PLLCOUNT=0xFF。 　　时钟发生器可以直接从PLL模式切换到DIV模式， 没有PLLCOUNT延时， 只需短暂延时即可， CPU的运行不受影响。 但在从DIV模式切换到PLL模式的过程中， DSP仍工作在DIV模式， 直到PLLCOUNT减为0， 且当CLKMD的PLLSTATUS位为1时， 才输出新时钟供CPU使用。 　　时钟发生器从一个PLL模式切换到另一个PLL模式(倍频因子不同)时， 不允许直接切换， 中间需经过DIV状态， 即先切换到DIV模式， 再切换到新的PLL模式。 　　时钟模式的每次切换， 都需用代码验证CLKMD　PLLSTATUS位是否到达新的状态位， 或者等待足够多的时间， 否则， 运行结果可能出错。 　　一个PLL模式转换为DIV＝0模式， 其C语言编程如下：　　　　#define CLKMD *(unsigned int *)0x58　　CLKMD＝0; // 2分频　　汇编语言方式如下： 　　STM #0, CLKMD 　　从DIV模式切换到PLL×2模式， 其C语言编程如下：　　#define CLKMD *(unsigned int *)0x58　　CLKMD＝0; // 2分频　　for (i=0; i5; i++)　CLKMD＝0x13FF;　　　　　　　　　　　 // 2倍频， 提高可靠性　　for (i=0; i255; i++)； //等待 　　汇编语言方式如下： 　　RPT #4　　STM #0x17FF, CLKMD　　STM #255, AR1　　WAIT: 　　BANZ WAIT *AR1- 3.1.3　主时钟CLKOUT输出　　5416的分区切换控制寄存器(BSCR， 地址为0x29)的DIVFCT位(在bit14~bit13位)控制主时钟的输出， 该时钟可作为外部存储器等器件的时钟。 时钟输出CLKOUT的频率等于1/(DIVFCT+1)(DIVFCT=0, 1, 2, 3， 默认DIVFCT=3)。 　　　　　　　　　3.2