EDA技术及应用——Verilog HDL版 第三版 谭会生 全书 第6章新.pptVIP

6.1 8位加法器的设计 6.2 8位乘法器的设计 6.3 8位除法器的设计 6.4 可调信号发生器的设计 6.5 PWM信号发生器的设计 6.6 数字频率计的设计 6.7 数字秒表的设计 6.8 交通灯信号控制器的设计 6.9 高速PID控制器的设计 6.10 FIR滤波器的设计 6.11 CORDIC算法的应用设计 6.12 闹钟系统的设计 　　1．系统设计思路　　加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位。　　并行进位方式设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。 　　并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。　　实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如图6.1所示。 2．Verilog HDL源程序1) ?4位二进制并行加法器的源程序adder4b.v//4位二进制并行加法器adder4b.vmod