EDA技术教程 梁勇 王留奎 第4章 VHDL设计提高新.pptVIP

第4章VHDL设计提高 4.1　VHDL设计逻辑电路的基本思想和方法 4.1.1　逻辑函数表达式方法 4.1.2　真值表方法 4.1.3 电路连接描述方法 4.1.4 不完整条件语句方法 4.1.5 层次化设计方法 4.2 常用逻辑电路的VHDL实现 4.2.1 基本组合逻辑电路设计 4.2.2 基本时序逻辑电路设计 4.2.3 状态机的设计 2．计数器 计数器是逻辑电路中使用最广泛的电路，在复杂电路的设计中几乎离不开计数器。 （1）n位二进制计数器设计 一般把计数器的模值M=2n、状态编码为自然二进制数的计数器简称为n位二进制计数器。 为了使设计的信号更具有工程实际的意义，下面的例子使用了一般情况下的in、out端口模式。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt4 IS port ( clk : in std_logic; q : out std_logic_vector(3 downto 0) ); end cnt4; architecture behave of cnt4 is signal q1: std_logic_vector(3