Verilog HDL与CPLD FPGA项目开发教程 聂章龙 01 开发入门课件 任务三新.pptVIP

2008-10-08 学习目标设计 学习目标设计 教学情境设计 子任务一 简单的三人表决器功能描述 功能描述：三个人分别用手指拨开关SW0、SW1、SW2来表示自己的意愿，如果对某决议同意，各人就把自己的开关拨到“ON”（低电平），不同意就拨到“OFF”（高电平）。拨码开关的原理图如图1.3.1所示。 子任务二 设计输入 根据三人表决器的真值表，可以通过卡诺图化简得到： L1=SW0SW1+SW0SW2+SW1SW2 L2=～L1 实验步骤 ①双击桌面上 Quartus II7.2 的图标，启动 Quartus II7.2 软件 ②新建工程 ③输入设计文件 ④指定芯片的管脚 ⑤设置不用的引脚 ⑥编译 ⑦仿真 ⑧下载 步骤如下： ①启动 Quartus II7.2 软件 ②新建工程 ③输入设计文件 任务三 CPLD/FPGA开发工具使用 * 可编程逻辑器件开发应用 讲授: 聂章龙 常州信息职业技术学院 【任务三】 CPLD/FPGA开发工具使用 会采用原理图输入和Verilog HDL输入方式设计 一个简单的三人表决器，并下载到实验板进行实际运行 会利用数字资源、纸质资源查找、 使用Quartus II软件的资料 能力目标 能在几十分种之内学会CPLD/FPGA初步设计 掌握原理图输入和Verilog HDL 输入方式设计的基础知识 知识目标 掌握CPLD/FPGA开发设计的一般步骤 良好的软件使用技能 互帮互助的同学关系 素质目标 积极主动的学习状态 本节主要介绍CPLD/FPGA开发工具Quartus II的使用步骤，重点学习原理图输入方式设计、文本输入方式设计及时序仿真过程，最终下载到实验板实际运行。 内容 80 2 ①文本输入方式设计流程； ②设计的编译、仿真和下载流程。 ①会用文本输入方式进行简单的组合逻辑电路设计； ②会进行设计的编译、仿真和下载。 用Verilog HDL输入方式设计一个简单的三人表决器 情境2 80 2 ①安装Quartus II 7.2 软件的一般步骤； ②三人表决器的功能描述； ③原理图输入方式设计流程； ④设计的编译、仿真和下载流程。 ①会安装Quartus II 7.2软件； ②会用原理图输入方式进行简单的组合逻辑电路设计； ③会进行设计的编译、仿真和下载。 用原理图输入方式设计一个简单的三人表决器 情境1 时间（分钟） 学时数 知识要点 技能训练 教学情境 序号 表1.3.1 教学情境设计表 教学任务 子任务一 子任务二 简单的三人表决器功能描述 设计输入 图1.3.1 8位拨码开关原理图 2.1 采用文本方式输入 module majority_voter(K1,K2,K3,L1,L2); output L1,L2; input K1,K2,K3; //其中K11，K22，K33为中间变量 and(K11,K1,K2); and(K22,K1,K3); and(K33,K2,K3); or(L1,K11,K22,K33); not(L2,L1); endmodule 字符LCD 串行口 蜂鸣器 PWM接口 8*8点阵 5V电源 USB接口 LED小灯 键盘 拨码开关 A/D 接 口 核 心 芯 片 4位数码管 JTAG下载口 核 心 板 1位数码管 扩展口 电源开关 2.2 采用原理图输入 原理图 任务三 CPLD/FPGA开发工具使用 * * *