VHDL硬件描述语言与数字逻辑电路设计 第三版 侯伯亨7-13 第7章新.pptVIP

　　在设计数值系统时，必须事先知道系统所规定的几种逻辑状态。在以往的数字电路的设计中，二态逻辑系统和三态逻辑系统已为一般的工程设计人员所熟知。但是，随着大规模集成电路技术的发展，在进行数值系统设计时往往需要用到混合技术，将ECL、TTL、CMOS、MOS等不同的器件连接起来。这些器件之间的逻辑电平是不一致的。为了描述这些器件的逻辑电平，前面已经提到的用二态和三态来描述数值系统的逻辑电平显然不够，这就需要增加某些状态。另外，建立双向开关电平及处理未知状态等也需要引入其它状态。　　下面概略介绍随着硬件设计技术和仿真技术而发展起来的四十六态数值系统。 　　　　在对数字系统进行初级仿真时，一般采用二态数值系统，逻辑“1”(或者“真”)和逻辑“0”(或者“假”)就是系统的两种状态。信号的状态只可能取二者之一。在VHDL语言中，通常用BIT数据类型来描述这两种状态。例如：　　TYPE BIT IS(0, 1); 图7-1 总线冲突电路实例 　　最简单的数值系统是一个信号源的系统，用二态数值系统就能很好地描述这样的系统。例如，由一个反相器构成的数值系统，当输入为“0”时，其输出为“1”；当输入为“1”时，其输出为“0”。系统的输入和输出在任何时候其值只能取这两种状态之一。　　在数字电路和计算机原理的有关书籍中经常可以看到这样一个概念，即总线竞争(或者总线冲突)。在某一条总线上，如