VHDL硬件描述语言与数字逻辑电路设计 第三版 侯伯亨7-13 第9章新.pptVIP

　　　　在前面几章已经详细地介绍了VHDL语言的基本语句及其使用方法，同时还列举了许多利用VHDL语言设计一般逻辑电路的实例。为了验证这些设计模块是否正确，还需对这些设计模块进行仿真。目前，各国的相关公司和厂商已为设计者提供了众多的仿真工具，如Synopsys公司的VHDL System Symulator、Model Technology公司的SYNARIO VHDL Simulator、VEDA Design Automation公司的VULCAL等。 通过这些仿真工具，设计者可对各设计层次的设计模块进行仿真，以确定这些设计模块的功能、逻辑关系及定时关系是否满足设计要求。所以，仿真是利用VHDL语言进行硬件设计的一个必不可少的步骤，它贯穿设计的整个过程。　　如第1章所述，在硬件系统设计过程中一般要进行3次仿真：行为级仿真、RTL级仿真和门级仿真。各级所要达到的仿真目的是不一样的，同时对VHDL语言的描述要求也有所不同。下面就仿真中的几个主要问题作一介绍。 图9-1 带允许端的十二进制计数器的仿真输入信号 9.1.1　仿真输入信息的产生　　硬件系统通常是通过输入信号来驱动的，在不同输入信号的情况下其行为表现是产生不同的输出结果。因此仿真输入信息的产生是对系统进行仿真的重要前提，也是必须进行的步骤。仿真信息的产生通常有三种方法：程序直接产生法、读TEXIO文件产生法和