Cx的片上外设.ppt

第8章 C55x的片上外设 本章内容提要 时钟发生器 通用定时器 通用I/O口（GPIO） 外部存储器接口（EMIF） 多通道缓冲串口(McBSP) 模数转换器（ADC） 看门狗定时器（Watchdog） I2C模块 8.1 时钟发生器 8.1.1 时钟发生器概况 从CLKIN引脚接收输入时钟信号，将其变换为CPU及其外设所需要的工作时钟 工作时钟经过分频通过引脚CLKOUT输出，可供其他器件使用 时钟发生器内有一个数字锁相环（DPLL）和一个时钟模式寄存器（CLKMD） 8.1.2 时钟工作模式 时钟发生器有三种工作模式: 旁路模式（BYPASS） 锁定模式（LOCK） Idle模式 时钟模式寄存器（CLKMD）中的PLL ENABLE位控制旁路模式和锁定模式 可以通过关闭CLKGEN Idle模块使时钟发生器工作在Idle模式。 1．旁路模式（BYPASS） 如果PLL ENABLE=0，PLL工作于旁路模式，PLL对输入时钟信号进行分频。分频值由BYPASS DIV确定： 如果BYPASSDIV=00，输出时钟信号的频率与输入信号的频率相同，即1分频 如果BYPASSDIV=01，输出时钟信号的频率是输入信号的1/2，即2分频 如果BYPASSDIV=1x，输出时钟信号的频率是输入信号的1/4，即4分频 2.锁定模式（LOCK） 如果PLL ENABLE=1，PLL工作于锁定模式，输出的时钟频率由下面公式确定： 表8-1 时钟模式寄存器CLKMD（1） 表8-1 时钟模式寄存器CLKMD（2） 3. Idle模式 为了降低功耗，可以加载Idle配置，使DSP的时钟发生器进入Idle模式 当时钟发生器处于Idle模式时，输出时钟停止，引脚CLKOUT被拉为高电平。 8.1.3 CLKOUT输出 CPU时钟可以通过一个时钟分频器对外提供CLKOUT信号 CLKOUT的频率由系统寄存器（SYSR）中的CLKDIV确定 当CLKDIV=000b时，CLKOUT的频率等于CPU时钟频率 当CLKDIV=001b时，CLKOUT的频率等于CPU时钟频率的1/2 当CLKDIV=010b时，CLKOUT的频率等于CPU时钟频率的1/4 当CLKDIV=011b时，CLKOUT的频率等于CPU时钟频率的1/6 当CLKDIV=100b时，CLKOUT的频率等于CPU时钟频率的1/8 当CLKDIV=101b时，CLKOUT的频率等于CPU时钟频率的1/10 当CLKDIV=110b时，CLKOUT的频率等于CPU时钟频率的1/12 当CLKDIV=111b时，CLKOUT的频率等于CPU时钟频率的1/14 8.1.4 使用方法 通过对时钟模式寄存器（CLKMD）的操作，可以根据需要设定时钟发生器的工作模式和输出频率 在设置过程中除了工作模式、分频值和倍频值以外，还要注意其他因素对PLL的影响 1.省电（Idle） 为了减少功耗，可以使时钟发生器处于省电状态 当时钟发生器退出省电状态时，PLL自动切换到旁路模式，进行跟踪锁定，锁定后返回到锁定模式 时钟模式寄存器与省电有关的位是IAI IAI =0: PLL将使用与进入Idle状态之前相同的设置进行锁定 IAI =1: PLL将重新锁定过程 2.DSP复位 在DSP复位期间和复位之后，PLL工作于旁路模式，输出的时钟频率由CLKMD引脚上的电平确定 如果CLKMD引脚为低电平，则输出频率等于输入频率 如果CLKMD引脚为高电平，则输出频率等于输入频率的1/2。 3.失锁 锁相环对输入时钟跟踪锁定之后，可能会由于其他原因使其输出时钟发生偏移，导致失锁。 出现失锁现象后，PLL的动作由时钟模式寄存器（CLKMD中的IOB确定 IOB=0: 时钟发生器不中断PLL，PLL继续输出时钟 IOB=1: 时钟发生器切换到旁路模式，重新开始PLL锁相过程 应用举例： 假定输入时钟CLKIN=20MHz，而DSP需要的工作频率是160Hz，要求输出的时钟CLKOUT的频率为40MHz。 思路： fcpu=PLL MULT/(PLL DIV+1)*fclkin fclkout = 1/fun(CLK DIV) *fcpu 应用举例： 用到寄存器 CLKMD address：0x1C00 SYSR address：0x07fd Code： CLKMD .set 0x1c00 SYSR .set 0x07fd MOV port(#SYSR),AC0 AND #1111 1111 1111 1000B,AC0 OR #0000 0000 0000 0010B,AC0 MOV AC0, port(#SYSR) Code： MOV #0010 0100 0001