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2.1 VHDL概述 VDHL(VHSIC Hardware Descrirition Language)是一种用形式化方法来描述数字电路和系统的语言，用于数字电子系统设计。该语言允许设计者进行各种级别的逻辑设计，进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最为广泛的一种硬件描述语言。 3、配置 一般情况下，设计实体中的实体说明和结构体之间的关系是一一对应的。但是在某些特殊情况下，一个实体说明可以对应多个结构体。因此，设计人员在设计过程中常常只设计一个实体说明和两个结构体，然后通过配置对实体说明配置不同的结构体，减少重复VHDL程序的书写。 4、程序包 通常情况下，VHDL标准中的程序包包含两个部分：程序包说 明部分和程序包包体部分。程序包说明部分的书写格式为： PACKAGE 程序包名 IS [数据类型说明]； [子程序说明]； [常量说明]； [元件说明]； [文件说明]； [别名说明]； [属性说明]； [属性指定]； END [PACKAGE] [ 程序包名 ]; 程序包包体部分的书写格式为： PACKAGE BODY 程序包名 IS [外部子程序体]； [内部子程序说明]； [内部子程序体]；