应用于soc的率综合器的asic设计.pdfVIP

摘 要 0．18 本文根据阅读器芯片的总体要求，基于SMICpmCMOS工艺库，完成 了两种数字频率合成器的ASIC设计。其中一种是基于ROM结构的直接数字频 率合成器(Direct Digiml PLL，ADPLL)。 在DDS芯片设计中，分析了DDS具体应用要求，确定了DDS的系统结构 和性能参数，完成了具体子模块的电路设计。其中累加器采用进位链和流水线相 结合的方式，提高了工作频率的同时降低了资源占用率；ROM模块应用以正弦 函数1／4波形对称性为基础，并结合Hutchison相交分离法的改进压缩算法，压 缩率达到49倍，降低了芯片的功耗和面积。基于SMIC0．18岬CMOS工艺库 完成了DDS芯片的后端物理设计和后仿真。最终，所设计的DDS由Astro生成 的版图面积为260×260¨m2，等效两输入门数为1021，平均总功耗为7．79mw， 率达到IOOMHz。 在ADPLL芯片设计中，电路采用了带有使能控制的环形数控振荡器结构。 环形结构分为粗调和精调两部分，具有锁定范围宽、锁定精度高、功耗低的特点， 且捕获范围可以根据需要进一步拓宽。与传统锁相环