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Module（端口说明） Input output inout Input [3:0] a,b;(4线的a和b) Endmodule 一个模块 wire为无逻辑连线。只做连线，wire本身是不带逻辑性的，所以输入什么输出就是什么。 Initial只执行一次 Always循环执行 Reg类数据是寄存器类数据信号，在重新赋值前一直保持当前数据 #5等待5个单位时间 $finish结束仿真的系统任务 Assign a=b赋值语句（给wire） ~ not and | or ^ xor ~ ^ xnor ^ ~ xnor 当两个操作数位数不同时，位数少的操作数零扩展到相同位数。 0 1 x（未知状态） z（高阻态） Net表示器件之间的物理连接 wire和tri类型有相同的功能。用户可根据需要将线网定义为wire或tri以提高可读性。例如，可以用tri类型表示一个net有多个驱动源。或者将一个net声明为tri以指示这个net可以是高阻态Z(hign-impedance)。可推广至wand和triand、wor和trior register表示抽象存储元件 在过程块中只能给register类型赋值 信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号，其它的信号为内部信号。 对于端口信号，输入端口只能是net类型。输出端口可以是net类型，也可以是register类型。若输