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modelsim 6.6d 使用方法 modelsim使用方法 為什麼要用modelsim 因為一般電路除了畫狀態機、寫狀態表，跟用筆紙檢測程式之外 要用電路檢測缺少直觀的驗證，如果可以對電路直觀賦值的話，將能更清楚輸入與輸出的關係 電路編譯 modelsim 支援VHDL、VerLog、等數十種不同的編譯格式，將電路送至檔案內開啟後編譯完畢即可模擬 方法如下： 1.open files 2.add to project - existing file … (如果想直接開新檔，請選NEW file) 3.Compile - Compile selected 編譯完畢後，即可找到再專案底下的工作檔案（綠色打勾就是編譯完成） 模擬介面vsim 如此，即可進入模擬的介面 進入模擬介面的方法如下： 接著會進入模擬頁面 接著加入待觀察的線 加入完成後圖及將名字改為可直覺看到的按鍵（前/後） 模擬賦值 接著對線的賦值的範例說明 因此我們可以發現這行指令 Force reset 1 0 →直接對reset 給值 1 持續 時間0 這張圖可以很清楚的瞭解force的用途 因此就自創一個實驗來試試看 用一個verlog程式來驗證 Record_Capture_sample.v 以及利用在vsim部份輸入 do Record_Capture_sample.do 來執行流程do 接著會產生圖 到此，實驗到一段落 結語 本實驗為查明當iCCD_FVAL與iCCD_LVAL 結束後，oDATA是否會產生最高值的實驗 此圖為驗證成功，也因為iCCD_FVAL、iCCD_LVAL是序列不間斷產生，因此下一步需要產生中斷事件，來紀錄最高值，來避免無法輸出過快導致人眼無法所見等問題 2011.10.25 Record_Capture_sample.v module Record_Capture_sample(iSW,iCLK,iRST,iCCD_FVAL,iCCD_LVAL,oDATA); input iCLK; input iRST; input [2:0] iSW; input iCCD_FVAL; input iCCD_LVAL; output [15:0] oDATA; wire [15:0] oDATA; reg [15:0] Top_LVAL; reg [15:0] tmpDATA; assign oDATA = iSW==1?Top_LVAL: 16hzzzz; always@(posedge iCLK or negedge iRST) begin if(!iRST) begin Top_LVAL=0; tmpDATA=0; end else begin tmpDATA=tmpDATA+1; if({iCCD_LVAL,iCCD_FVAL}==2b11) begin Top_LVAL = tmpDATA; tmpDATA = 0; end// end if({iCCD_LVAL,iCCD_FVAL}==2b11) end end//end always endmodule Record_Capture_sample.do restart force iCLK 1 0,0 50 -repeat 100 force iRST 1 0 force iSW 1 0 force iCCD_FVAL 0 0 force iCCD_LVAL 0 0 run 100 force iRST 0 100 run 100 force iRST 1 0 force iCCD_FVAL 1 0 force iCCD_LVAL 1 0, 0 250 -repeat 500 run 10000 force iCCD_FVAL 0 0 noforce iCCD_LVAL force iCCD_LVAL 0 0 run 1000