有比组合逻辑.pptVIP

有比组合逻辑 电阻占用大量芯片面积= MOS数字集成电路中几乎不用电阻器作为负载 用增强型作负载VOH不能达到VDD * CMOS实现低功耗和全轨输出的代价是有一半的FET属于冗余管，因此占用芯片面积比nMOS和pMOS电路大，采用有比逻辑是试图找到一种折中方案。// PDN为nFET逻辑链。有源负载Active Loads。有比逻辑可以减少晶体管数目，但是以降低稳定性和付出额外功耗为代价。耗尽型nFET当VGS=0时亦导通,因此在本电路中属于常通器件。上述所有三种电路均为有比逻辑。 注意，VOL要求RL大，而延迟要求RL小，相互矛盾。电阻负载Resistive loads。 准nMOS Pseuedo-NMOS。亦称伪nMOS。 这里的分析是要说明准nMOS的VOL与何种因素有关。对pFET，VSD＝VDD-VOL ，VSG=VDD，只要VOLVT，就有VSDVSG-VT，则为饱和；对nFET， VDS=VOL，VGS=VDD，故有VDSVGS-VT，则为非饱和。 此处的W是p管的宽度。可见，W/Lp越小（相对于Wn/Ln），则VTC曲线越理想（过渡区陡峭，高电平=VDD，低电平＝0）；反之， W/Lp越小（相对于Wn/Ln），则VTC曲线越不理想（曲线平缓且不对称，VOL明显0）。 对NOR门而言，最坏的下拉状态发生在只有1个nFET导通的时候，故所取的W/Ln与反相器相同。