VerilogHDL数字系统设计教程.pptVIP

制造过程:对要做pMOS管源、漏级，P衬底接触孔的地方进行高浓度P型物质掺杂 P扩散 相似的步骤可以形成pMOS源漏衬接触的p+扩散区 制造过程：制作接触孔（芯片表面上有一层氧化层，在需要做接触孔的地方腐蚀掉氧化物） 接触孔 现在需要把器件连接在一起 用厚场氧化物覆盖芯片 刻蚀接触孔处 的氧化物 制造过程：金属层的制造（向wafer晶片涂上铝，定型后，然后去掉多余的金属） 金属层 在整个晶圆上溅射Al 除去多余的金属，留下连线 *华中科技大学远程教学 第2章　Verilog硬件描述语言概述 硬件描述语言和数字系统设计 主讲教师: 郑朝霞 2.2　集成电路设计流程 Functional simulation Logic synthesis DFT synthesis NETLIST ATPG Pre-layout simulation STA Formal verification Place Route Post Simulation Sign-off VCS或者modelsim Design Compile DFT Compile Primetime Formality ASTRO VCS或modelsim RTL Coding 2.3　硬件描述语言Verilog简介 知识点： 2.3.1 什么是硬件描述语言HDL以及why ？ 2.3.2 硬件描述语言分类与Verilog简介 2.3.4 Verilog HDL的抽象级别 2.3.1　什么是硬件描述语言HDL 　　　具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言 　这种特殊结构能够： 描述电路的连接 描述电路的功能 在不同抽象级上描述电路 描述电路的时序 表达具有并行性 　HDL主要有两种：Verilog和VHDL 电路的逻辑功能容易理解； 把逻辑设计与具体电路的实现分成两个独立 的阶段来操作； 逻辑设计与实现的工艺无关； 逻辑设计的资源积累可以重复利用； 可以由多人共同更好更快地设计非常复杂的逻辑电路（几十万门以上的逻辑系统）。 为什么要用硬件描述语言来设计？ 2.3.2　有哪几种硬件描述语言？各有什么特点？ VHDL - 比Verilog HDL早几年成为IEEE标准； - 语法/结构比较严格，因而编写出的模块风格比较清晰； - 比较适合由较多的设计人员合作完成的特大型项目（一百万门以上）。 Verilog HDL Verilog的历史 　　　Verilog HDL是在1983年由GDA（GateWay Design Automation）公司的Phil Moorby所创。Phi Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。 　　　在1984~1985年间，Moorby设计出了第一个Verilog-XL的仿真器。　 　　　1986年，Moorby提出了用于快速门级仿真的XL算法。 　　　1990年，Cadence公司收购了GDA公司 　　　1991年，Cadence公司公开发表Verilog语言，成立了OVI（Open Verilog International）组织来负责Verilog HDL语言的发展。 　　　1995年制定了Verilog HDL的IEEE标准，即IEEE1364。 2.3.4　Verilog HDL的抽象级别 语言本身提供了各种层次抽象的表述，可以用详细程度有很大差别的的多层次模块组合来描述一个电路系统。 行为级：技术指标和算法的Verilog描述 RTL级：逻辑功能的Verilog描述 门级 ：逻辑结构的Verilog描述 开关级：具体的晶体管物理器件的描述 抽象级（Levels of Abstraction） 在抽象级上需要进行折衷 系统说明 -设计文档/算术描述 RTL/功能级 -Verilog 门级/结构级 -Verilog 版图/物理级 -几何图形 详细程度 低 高 输入/仿真速度 高 低 例子：RTL级（即逻辑描述）-方法1 　　　两路MUX的逻辑描述为：只要信号a或b或sel发生变化，如果sel为0则选择a输出；否则选择b输出。 module muxtwo (out, a, b, sel); input a, b, sel; output out; wire out; assign out=(sel)?b:a; endmodule 例子：RTL级（即逻辑描述）-方法2 　　　两路MUX的逻辑描述为：只要信号a或b或sel发生变化，如果sel为0则