数字电视地面广传输系统LDPC编解码方案设计.pdfVIP

摘要 摘 要 具有逼近香农限的良好译码性能。但通常采用“随机法构造的LDPC码在硬件 实现上，需要耗费较大的硬件资源。基于具有准循环结构的QC．LDPC码，作者将 就如何减少资源占用做出有效的探索。 本文针对目前数字地面电视广播系统中使用的QC．LDPC码的特性，进行了编 码算法和解码算法的研究： 编码方面，以传统编码算法为基础，作者采用了可以降低编码复杂度的 QC．LDPC码进行了编码器电路的设计与实现。首先，利用反馈移位寄存器与逻辑 门设计了三个典型的编码器电路：基于SRAA电路的串行准循环LDPC码编码器； 基于SRAA电路的并行准循环LDPC码编码器；二阶编码电路。然后，根据系统 所采用多码率LDPC码字的需求，设计了一个多码率QC．LDPC码编码器。按照功 能，该编码器分成输入缓存单元，生成矩阵存储单元，矩阵乘法运算单元以及输 出缓存单元四个主要组成部分。通过管脚的选择，实现了一种适用DMB-T系统中 OC．LDPC码的三合一码率编码器。此编码器支持0．4码率，0．6码率以及O．8码率 三种编码模式。最后用’Altera公司的FPGA对编码器进行了实现。结果显示此编 储器资源，占FPGA总存储器资源的6％。 译码方面，分析了几种译码算法并将其性能进行对比，在实际的系统中根据系 统对性能和硬件资源消耗的要求选择合适的译码算法。在FPGA上实现QC．LDPC 码译码器的方法，包括总体结构设计、各运算单元设计以及利用准循环性实现半并 码校验矩阵，设计了独特结构的译码器，并在此基础上进一步提出并实现了一种 将QC．LDPC码三种码率进行复用实现的高效译码器。仿真结果表明：该三合一译 码器既能保证三种码率良好的译码性能，又仅在单个译码器的资源消耗上增加了 少许的资源消耗。 关键词：QC．LDPC码，编码，译码，部分并行结构，FPGA ABSTRACT ABSTRACT Low is in1962 is paritycheck(LDPC)code density proposedbyGaUager,which onekindofthenearShannonLimitationerrorcorrectioncode．Inordertoachievebetter random matrixis usedintheLDPC sparsepari够check performance，the generally researches．Buttherandomarchitecturecheckmatrixleadsto resource of huge forLDPChardware one requirement implementation．ne of solutionsforthisissue． practical T11isthesisaimsatthecharactersof codesusedinthe terrestrial QC—LDPC digital television and broadcastingsystem，researchesencodingdecodingalgorithm： In onthetraditional methodtoreducethe encoding，based algo