课程设计（论文）_数字锁相环的FPGA设计与实现.docVIP

课程设计 数字锁相环的FPGA设计与实现 姓名： 学号： 班级：010852  1.设计要求 利用MAX PLUSII软件工具，设计一个全数字锁相环路，通过它从19.2k的信号中提取同步信号。本地源时钟为11.0592MHz。 要求实现的功能： a当远端信号（方波）的占空比分别为1:1、1:3、1:5和1:7时，从其中提取同步信号。 b先将远端信号（方波）转变成伪随机序列，然后从中提取同步信号。 完成仿真过程，给出测试结果，要求得到同步带宽、捕捉带宽和最大同步时间。 2.设计原理 2.1数字锁相环基本原理 一个典型的锁相环（PLL）系统，是由鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）三个基本电路组成，如图1所示。 图1 PLL模块图 传统的锁相环是模拟电路，它利用环路中误差信号去连续地调整位同步信号的相位。全数字锁相环路完全用数字电路构成，采用高稳定度的振荡器（信号钟），从鉴相器所获得的与同步误差成比例的误差信号不是直接用于调整振荡器，而是通过一个控制器在信号钟输出的脉冲序列中附加或扣除一个或几个脉冲，这样同样可以调整加到鉴相器上的位同步脉冲序列的相位，达到同步的目的。 全数字锁相环（ADPLL）由数字鉴相器（DP）、数字滤波器（DF）与数字压控振荡器(DCO)三个数字电路部件组成，如图2所示。 图2 ADPLL模块图 2.2数字锁相