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常用逻辑电路设计[VHDL_Examples].pdf
⊙内容：常用逻辑电路设计 例 2：全加器设计
一般组合逻辑电路设计
一般时序逻辑电路设计
一、 一般组合逻辑电路设计
1、概念：组合逻辑电路输出只与当前的输入有
关，而与历史状态无关。即组合逻辑电路是无
记忆功能电路。 输入 输出
2、 常见电路： x y cin s co
（1）基本门电路（与、非、或等）。 0 0 0 0 0
（2）选择电路（N 选 1 电路等）。 0 0 1 1 0
（3）编码与解码电路（3-8 电路、7段显示）。 0 1 0 1 0
（4）加法电路（半加器、全加器）。 0 1 1 0 1
（5）求补码电路 1 0 0 1 0
（6）三态门电路 1 0 1 0 1
3、 电路应用举例 1 1 0 0 1
例 1：半加器设计 1 1 1 1 1
library ieee;
use ieee.std_logic_1164.all;
ENTITY plus2 IS
PORT(x,y,cin: IN std_logic;
S,co: out std_logic);
END ;
输入 输出 ARCHITECTURE aaa OF plus2 IS
x y s co Begin
0 0 0 0 Process(a,b,cin)
Variable temp : std_logic_vector(2 downto 0)
0 1 1 0
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