克服記憶體介面「考慮電源效應(power-aware)」設計的挑戰.pdfVIP

克服記憶體介面「考慮電源效應 (Power-Aware)」 設計的挑戰 記憶體介面設計最严峻的挑战之一就是精準地測量時序的同時還要考慮因為同步切換訊號而產生在 電源與接地導體間的電壓波動。信號完整性（SI）的工程師們正越來越多地堅持“考慮電源效應”的SI 分析，分析記憶體介面時，還要考慮訊號與非理想電源/接地的效應。本文代高速記憶體介面考慮電源 效應SI的I/O建模、互連建模、模擬與分析之相關挑戰，以及如何利用現代化工具來克服這些挑戰。 簡介 目錄 從晶片到封裝、到電路板，乃至於跨多重電路板, 各個階層的記憶體介面對訊號完 簡介 1 整性工程師都是個挑戰性。隨著最新DDR3與DDR4速度支援到multi-gigabit平行匯 流排介面，電壓擺幅(voltage swing)比前一代介面更小，現代的記憶體介面設計已 考慮電源效應(Power-Aware) 經不容許有任何錯誤了。 的I/O建模 3 設計