Verilog HDL数字设计教程(贺敬凯)第7章.ppt

7.1 跑马灯控制器的设计 　　1. 设计要求 　　共8个LED灯，连成一排。要求实现几种灯的组合显示。具体要求如下： 　　(1) 模式1：先奇数灯，即第1、3、5、7灯亮0.25 s，然后偶数灯，即第2、4、6、8灯亮0.25 s，依次循环。 　　(2) 模式2：按照1、2、3、4、5、6、7、8的顺序依次点亮所有灯，间隔时间为0.25 s；然后再按1/2/3/4/5/6/7/8的顺序依次熄灭所有灯，间隔时间为0.25 s。 　　(3) 模式3：按照1/8、2/7、3/6、4/5的顺序依次点亮所有灯，间隔时间为0.25 s，每次同时点亮两个灯；然后再按照1/8、2/7、3/6、4/5的顺序依次熄灭所有灯，间隔时间为0.25 s，每次同时熄灭两个灯。 　　(4) 以上模式可以选择。 　　2. 设计说明 　　LED灯与FPGA的连接如图7-1所示，设计要求很容易实现，在此不再说明。 　　 　　使用两个键进行模式选择，两个键有00、01、10、11四种组合，使用其中的三种组合，分别对应设计要求的三种情况。 　　3. 设计模块(包含模块划分) 　　该设计比较简单，仅用一个模块即可，输入端口为rst、clk、sel[1..0]，输出端口为led[7..0]，其中sel用于模式选择，led用于控制8个LED灯，如图7-2所示。 4. 代码分析 【例7-1】 设计源码。 module