半导体工艺课件精要.ppt

(9)研磨单晶 多晶磨平后,反过来再以多晶面为基准磨单晶(磨去约200微米)直到显示出隔离槽图形,然后进行抛光,到隔离槽有一定宽度为止.这时,各个n型隔离岛也就形成.介质隔离的研磨对基准面要求很严格,因而对原始n型单晶面研磨的要求也很高,要求硅片两面平行,否则研磨中不易确定基准面.下图就是因为原始单晶片两面不平行,使得隔离图形显示不均匀. 2.二氧化硅介质隔离的优缺点 优点 (1)寄生电容小。例如1微米厚的二氧化硅,其两则硅层之间的电容每平方微米仅 ,比pn结隔离单位面积的寄生电容小一个数量级。 (2)击穿电压高、漏电流小。击穿电压与二氧化硅的厚度和质量有关，一般可从几十伏到几百伏。二氧化硅的电阻率约 ，因此漏电流小（微微安数量级）。 （3）容易制造互补电路。在pn结隔离中研制互补电路比较困难，为了提高npn晶体管的性能，常需掺金，而掺金对于pnp管的性能不利。在介质隔离中，二氧化硅具有阻止金扩散的掩蔽作用，所以，可采取选择扩散法，制造出互补的晶体管。 （4）抗辐射的能力强。 辐射能在pn结上产生光电流，当光电流足够大时，能使隔离结本身参与晶体管工作。而用介质隔离，则可避免这种现象。 缺点 （1）n型单晶层厚度和均匀性不易精确控制。例如对尺寸小的晶体管，单晶层厚，容易使集电极串联电阻增大；单晶层太薄，又可能因晶体管与重掺杂区相连，使击穿电压下降和特性变坏。为了得到电路的最佳性能和较高的成品率，必须把单晶厚度控制在比较小的公差范围内，因此要求原始单晶片两面平行，而且在研磨过程中精确控 制。这就增加了研磨难度，工艺控制很困难。 （2）工艺复杂，成本高，不易于大量生产。 （3）浪费半导体材料，原始单晶片有95%以上都磨掉了。 （4）芯片占用面积大。由于刻槽腐蚀时的深度与宽度比约为1比2，这样隔离槽占去了很大的面积，影响了集成度，难用于大规模集成电路。 由于这些缺点限制了二氧化硅介质隔离的广泛应用，目前只有当pn结性能达不到要求时，才采用介质隔离。近来，介质隔离工艺有了新的突破，即所谓V型槽介质隔离。 二、V型槽介质隔离 在二氧化硅介质隔离工艺中，采用硝酸-氢氟酸混合液进行刻槽，由于在该溶液中的腐蚀速率是各向同性的， 造成槽宽几乎等于槽深的两倍的结果，因此硅片的利用面积大大减少。另外，由于隔离槽的尺寸依赖于腐蚀剂的温度、腐蚀时间等因素，因此不能精确控制隔离槽的尺寸，造成成品率下降。若采用硅的各向异性腐蚀，进行V型刻槽便可克服上述弊病。 1.腐蚀V型槽原理 （见备注页） 为了进一步说明V型槽的形成，画出了如上图所示的晶格结构图由图可见，其中 平面和 是两个不同的（111）面， （见备注页） 2.V型槽二氧化硅介质隔离工艺 下图为V型槽二氧化硅介质隔离工艺流程。 为了获得良好的V型槽，必须具备适当的工艺条件。 （1）晶向 （2）配方和温度 （3）背面保护。 （见备注页） 5-3 pn结-介质混合隔离 为了适应日益发展的大规模集成电路的需要，又出现了在pn结与介质隔离工艺基础上发展起来的新型隔离工艺-侧面用介质，底面用pn结的混合式隔离。这种隔离方法比介质隔离工艺简单，而隔离性能又优于pn结隔离，受到了人们的重视，近年来发展很快，尤其是等平面隔离、多孔硅氧化隔离和V型槽隔离等，在大规模集成电路中是很有前途的。 一、等平面隔离 1.原理和工艺 等平面隔离是利用了氮化硅对氧原子的掩蔽作用，在局部覆盖了氮化硅的硅片上进行选择氧化，利用未覆盖的槽区生长绝缘的二氧化硅作为两相邻元件的侧壁隔离，底部采用pn结隔离这就形成了pn结-介质混合隔离。 由于二氧化硅的体积为硅的2.2倍，为了使顶部表面保持平整，应在氧化前先适当地进行浅腐蚀，然后通过氧化使槽和岛的表面做得一样平，这就是“等平面”名称的由来。 （见备注页） 2.等平面隔离的优缺点 等平面隔离的优点如下：（1）能显著减小芯片面积，提高集成度。从下图可以非常明显地看出这一点。 （2）元件性能得到了改善。由于隔离区面积大大缩小，就减小了集电极与衬底之间的寄生电容；另外，槽区充满二氧化硅可减小岛间侧壁电容，从而提高了工作速度。 （3）芯片表面平整，有利于金属化布线，提高了元件的可靠性。 等平面隔离满足了高速、大规模集成电路对工艺的要求：高集成度、高成品率、高器件性能和高可靠性，这是一种很有前途的隔离方法。 等平面隔离也有不足之处，主要是工艺复杂，需要薄层外延，还必须采用氮化硅掩蔽实现选择氧化。另外，由于长时间的高温氧化，会使埋层反扩散严重，引起器件性能变劣。为此，近来又发展